基于G3-PLC前向纠错编解码的FPGA设计与实现

作     者：黄增先 

作者单位：福州大学 

学位级别：硕士

导师姓名：王进华

授予年度：2017年

学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

主      题：G3-PLC 前向纠错码 RS码 维特比解码 FPGA 

摘      要：近年来,在物联网技术浪潮的推动下,智能家居应用越来越受到人们的关注。电力载波通信是指在现有的电力线网络上实现数据传输的一种通信技术,这种技术具有成本低、覆盖面广、无需重新布线等一系列优点,已成为智能家居应用的有效解决方案之一。但是由于电力线信道条件恶劣,存在多种干扰,使得数据在电力线上传输误码率较大,通信的可靠性受到威胁。因此,为了满足高速率高可靠性的通信要求,通信标准的选择就显得尤为重要。G3-PLC是G3联盟于2009年推出的窄带电力载波通信标准,它将前向纠错编码技术与正交频分复用技术相结合,实现了电力线上数据高速、可靠的传输。本文正是以G3-PLC电力载波通信标准为基础,对其前向纠错编解码部分进行了 FPGA设计与实现。文章首先简要地介绍了 G3-PLC物理层的特性、帧结构以及系统的整体架构。之后对G3-PLC系统中的编解码算法及其实现进行了深入的分析与研究。在有限域乘法器中,提出了一种查表法来实现有限域乘法与除法运算,与传统设计方法相比,具有运算速度快、结构简单的优点。在RS解码器中,优化了伯利坎普-梅西迭代算法,使之能够快速确定修正项。在维特比解码器中,针对传统并行结构存在的缺点,设计了一种部分并行的结构。该结构通过对路径度量值的有效分配,简化了路径度量值的存储与读取逻辑,并且可以通过配置蝶形处理单元的复用次数来实现面积与速度间的有效折中。在交织编解码中,针对交织算法不易于硬件实现的问题,设计了一种静态交织器。该交织器可以通过配置不同的交织表来实现交织与解交织。接着用Verilog硬件描述语言对整个编解码系统进行了FPGA设计,并用NC-Verilog Simulator对设计进行仿真,相应的时序仿真结果图表明系统能够对错误进行纠正。最后以FPGA为硬件平台,结合Vivado软件对整个编解码的数字设计进行了硬件实现,并通过电力线进行上线测试,测试结果表明在实验室环境下本设计能够在电力线上进行数据的可靠传输。