基于优化Booth算法实现的可配置18位乘法器硬核设计与验证

作     者：孙振玮 

作者单位：西安电子科技大学 

学位级别：硕士

导师姓名：柴常春;刘志刚

授予年度：2011年

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

主      题：优化Booth算法 可配置 CPL 3压缩 进位旁路加法器 

摘      要：乘法器是高性能微控制器、数字信号处理器非常重要的运算部件。时至今日,高性能乘法器除了用于数学运算外,还在加密、图像、语音等信号处理领域扮演着非常重要的角色。乘法器性能的优劣直接影响着系统的速度,甚至决定了芯片的工作主频。因此,设计并优化乘法器的结构将大大提高整个系统的速度、面积和功耗等性能指标,一直是国内外研究的热点之一。 本文对乘法器的理论进行了较为深入的研究,在此基础上实现了一个用于一款FPGA中的18位可配置并行乘法器硬核。算法方面本设计通过比较分析采用了性能较好,复杂度较小的优化Booth算法实现本乘法器,逻辑多采用CPL电路来实现具体电路。文中对于优化Booth算法的电路实现提出了一种精巧的结构,降低了电路和版图实现的复杂度。压缩电路采用3:2压缩,结构中对于补码减运算的加一修正提出了一种统一的解决方案,减小了设计的难度,最终积输出模块选取进位旁路加法器结构。设计完成后对乘法器进行了仿真验证,验证表明达到了设计目标。