并行BCH编码器的设计与实现

作     者：胡光辉 

作者单位：南京大学 

学位级别：硕士

导师姓名：沙金

授予年度：2018年

学科分类：0809[工学-电子科学与技术（可授工学、理学学位）] 080902[工学-电路与系统] 08[工学] 

主      题：BCH码 编码器 解码器 线性反馈移位寄存器 并行 硬件结构 

摘      要：随着信息科学的飞速发展,越来越多的应用需要对海量的数据进行处理,高速通信技术也随之不断成熟起来。为了保证数据传输的可靠性,信道编码作为一种强有力的对抗数字系统中的噪声的手段吸引了越来越多的关注。在各种典型的纠错码中,BCH码由于优越的纠错能力和较低的硬件复杂度,在通信和存储工业得到了广泛的应用。本文以BCH码为研究内容,分别设计和实现了高吞吐率的并行BCH编码器和解码器。对于BCH编码器的研究,本文介绍了两种常规的并行架构——基于状态空间变换的架构和基于IIR滤波器模型的架构。通过分析这两种架构之间的联系,本文提出了一种新的构造变换矩阵的方式,能够使用新的矩阵得到一个硬件资源更少的并行编码器。同时,本文还提出了一种近似搜索算法,可以在更短的时间内找到最优的变换矩阵。通过对各种类型的编码器进行硬件资源的对比,可以证明本文提出的并行编码器优于其他类型,并且能节约30%左右的硬件资源。对于BCH解码器的研究,本文描述了并行解码器三个基本组成部分,即SC模块、KES模块、CS模块的设计方式,然后实现了一个110-bit并行的BCH8360,8192,t=12)码解码器,其信息位长为1KB,非常适合应用于闪存芯片的纠错。