JPEG2000编解码系统的优化与实现

作     者：王龙祥 

作者单位：哈尔滨工业大学 

学位级别：硕士

导师姓名：来逢昌

授予年度：2018年

学科分类：08[工学] 080203[工学-机械设计及理论] 0802[工学-机械工程] 

主      题：JPEG2000 图像编解码 硬件结构优化 大分辨率 验证平台 

摘      要：JPEG2000标准压缩算法采用离散小波变换(DWT)和优化截断的嵌入式块编码(EBCOT)算法,相较于JPEG算法有许多优势,在世界上许多图像处理的领域应用广泛。本文通过详细分析原有IP硬件结构,发现其在占用面积和支持图像分辨率方面非常有必要进行优化。本文通过对JPEG2000标准协议的压缩算法进行分析,首先利用编码和解码部分算法相似、过程相逆的特点,对编解码结构进行优化整合,实现一种可以同时具有编码或解码功能的硬件结构,大大减小硬件面积。针对整体硬件结构,复用编解码所需的小波系数存储器及码流存储器,整体存储器面积减少62%;针对小波正反变换部分,根据编码或解码模式选择不同的流水结构,复用存储器及逻辑资源;针对位平面扫描算法,复用上下文生成等逻辑及存储器资源;针对MQ算法,复用基于状态迁移的概率估计逻辑。然后在硬件结构优化完成的基础上,进一步扩展IP功能,提出两种方案实现支持尺寸为1024×1024大分辨率图像编解码IP的设计,方案一采用“拼接法将图像划分为4个尺寸为512×512叠块完成实现,方案二采用“整体优化设计法完成实现,两种方案完成的硬件设计各有优缺点,可根据不同场景实际需求选择使用。本文针对优化完成的结构,采用Verilog HDL语言完成硬件代码实现,并通过对IP核进行充分的验证和性能分析,在代码覆盖率、自洽性、可配置功能等诸多方面表现优异,编码模式最高工作频率可达接近150MHz,解码模式最高工作频率可超过175MHz,满足实际编解码需要。本文利用Xilinx工具搭建SoC系统,构建了基于FPGA的系统级验证平台,可以实现完整的编码或解码功能,解码时可通过显示器显示重构后的图像,验证了设计的功能。