应用于近场通信安全单元的AES协处理器设计

作     者：林焕 

作者单位：华中科技大学 

学位级别：硕士

导师姓名：邹雪城;刘冬生

授予年度：2015年

学科分类：08[工学] 0839[工学-网络空间安全] 0804[工学-仪器科学与技术] 080402[工学-测试计量技术及仪器] 

主      题：近场通信 安全单元 AES协处理器 Wishbone总线协议 MIPS处理器 

摘      要：近年来移动支付产业成为人们关注的焦点,近场通信技术作为移动支付的战略支柱之一,其市场发展空间巨大。而利用近场通信技术实现移动支付功能最关键的就是保护用户的信息安全和财产安全,安全单元在此中起到至关重要的作用。本课题结合近场通信安全单元在移动支付领域应用的需求,设计和实现一款高安全性、小面积及高吞吐率的AES算法协处理器。首先,本文阐述了近场通信安全单元的应用环境和系统架构,并对AES算法的原理和基础进行深入分析,针对安全单元应用所需的高安全性、小面积及高吞吐率等要求,采用有限域方式实现S盒、内外混合流水线结构、采用64位折叠架构实现行位移操作、优化系统架构以及采用状态机实现支持多种密钥等措施,实现一款性能良好的AES算法IP核。其次,针对安全单元的架构,设计基于Wishbone总线协议的接口控制器,使AES协处理器能直接方便地应用于安全单元片上系统架构;随后系统阐述了AES协处理器设计与实现的过程,利用verilog语言完成前端设计,利用EDA工具给出验证仿真结果、综合信息以及物理实现版图,在UMC 0.18um CMOS工艺下,AES协处理器面积为0.824mm2,最高工作频率可达149.25MHz,功耗为21.90mW,平均功耗为1.47mW@10MHz,吞吐率最高为1.82Gbit/s。最后,使用MIPS处理器核搭建片上系统,对AES协处理器进行FPGA验证,验证测试结果显示,AES协处理器性能良好,运行稳定。经过与类似设计对比,可发现该AES协处理器的设计满足高安全性、小面积及高吞吐率的要求。