基于线性增强TDC的全数字锁相环设计

作     者：甘武兵 

作者单位：电子科技大学 

学位级别：硕士

导师姓名：贺雅娟

授予年度：2014年

学科分类：11[军事学] 0810[工学-信息与通信工程] 1105[军事学-军队指挥学] 08[工学] 081002[工学-信号与信息处理] 110503[军事学-军事通信学] 

主      题：全数字锁相环 线性增强算法 鉴相器 时间数字转换器 数字滤波器 数控振荡器 

摘      要：锁相环作为片内高速时钟的提供者,在现代电路中至关重要,几乎所有的大规模数字电路都会用到锁相环。传统的锁相环的性能和面积受到其含有的模拟电路的限制。数字集成电路抗干扰能力强、可移植性好、面积小和功耗低等优点使全数字的锁相环得以广泛应用。时间数字转换器(TDC)是全数字锁相环(ADPLL)的重要组成部分,它的分辨率决定了锁相环输出信号频率与参考信号频率的接近程度,其动态范围决定了锁相环的捕获范围和锁定时间。本文采用计数器和延时链混合结构的TDC,该结构使TDC满足高分辨率的同时具有宽的动态范围。针对TDC的延时链,本文提出了一种线性增强算法,对TDC的积分非线性有很大改善。本文首先简单介绍了锁相环的历史和研究意义,对全数字锁相环与传统锁相环的优缺点进行了比较。然后对锁相环的工作原理、结构和数学模型进行了介绍,并对全数字锁相环的工作原理和各个模块,包括鉴频鉴相器(PFD)、时间数字转换器(TDC)、数字环路滤波器(DLF)和数控振荡器(DCO)等的结构和数学模型进行了详细阐述。重点的介绍了线性增强TDC的工作原理和设计。最后本文对所设计的全数字锁相环及各个子模块的设计和仿真进行了详细描述。本文设计的全数字锁相环采用的是0.18μm CMOS工艺,完成了所有电路的设计和仿真,且全数字锁相环路的输出频率能够正常锁定,环路的锁定时间为2μs,其输出频率为250MHz,峰峰抖动为76ps。