一种多核微处理器互连接口的设计与性能分析

作     者：周宏伟 邓让钰 窦强 齐树波 沈长云 ZHOU Hong-wei;DENG Rang-yu;DOU Qiang;QI Shu-bo;SHEN Chang-yun

作者机构：国防科技大学计算机学院湖南长沙410073 中国舰船研究院北京100191 

出 版 物：《国防科技大学学报》 (Journal of National University of Defense Technology)

年 卷 期：2010年第32卷第4期

页      面：94-99页

核心收录：

学科分类：0808[工学-电气工程] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 0805[工学-材料科学与工程（可授工学、理学学位）] 0802[工学-机械工程] 0701[理学-数学] 081201[工学-计算机系统结构] 0702[理学-物理学] 0812[工学-计算机科学与技术（可授工学、理学学位）] 0801[工学-力学（可授工学、理学学位）] 

基　　金：国家"863"计划项目(2009AA01Z124) 

主　　题：多核处理器 互连 PCI-E 

摘      要：并行是提高计算机性能最主要的方法,随着集成电路生产工艺的不断发展,除了在单个芯片内集成更多的处理器核外,通过集成高速互连网络接口构建多路并行系统一直是提高高性能计算机并行性的主要方式。提出了一种面向多核微处理器的互连接口的设计方案,基于精简的PCI-E总线协议,采用高速串行数据传输技术,支持Cache一致性报文和大块数据传输报文,能够用于实现4个处理器的直接互连。模拟结果表明,优化设计的互连接口每个接口能够实现64Gbps的双向最大有效带宽,最小传输延迟为120ns,能够较好平衡不同报文类型对带宽和传输延时的要求。