可选主元LU分解流水线算法设计与FPGA实现
A pipelined parallel LU decomposition algorithm with column partial pivoting作者机构：国防科技大学计算机学院长沙410073
出 版 物：《高技术通讯》 (Chinese High Technology Letters)
年 卷 期：2009年第19卷第5期
页 面：511-518页
核心收录：
学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
基 金：863计划(2007AA01Z106) 国家自然科学基金(60633050 60621003)资助项目
主 题：LU 分解 流水线 并行算法 列主元选取 现场编程门阵列(FPGA)
摘 要：提出了一种可以进行列主元选取的细粒度LU分解流水线算法并在现场编程门阵列(FPGA)上得到了实现。该算法可以在进行列主元选取的同时,充分利用数据的重用性,以减少数据读写次数。对其中的关键运算实现了细粒度全流水,提高了分解性能。与Celeron(R) 3.07GHz通用处理器主机相比可以得到平均6到7倍的加速比。与其他在FP-GA上实现的LU分解算法相比,该算法在占用相对较少资源和保持高分解效率的前提下提高了计算的精确度和稳定性。
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