基于排序网络的大数逻辑门电路设计

作     者：孙宇 郭靖 朱磊 SUN Yu;GUO Jing;ZHU Lei

作者机构：工业和信息化部电子第五研究所广东广州510610 中北大学电子测试技术重点实验室和仪器科学与动态测试教育部重点实验室山西太原030051 齐齐哈尔大学通信与电子工程学院黑龙江齐齐哈尔160006 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2016年第33卷第6期

页      面：123-125页

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

基　　金：国家自然科学基金项目(61501275) 

主　　题：存储器 大数逻辑门 排序网络 单粒子翻转 

摘      要：针对传统大数逻辑门(Majority Logic Gate,MLG)高开销的问题,构造了基于排序网络的MLG电路,并以8输入的排序网络为例,使用两个4输入排序网络、四个与门以及1个或门来实现大数逻辑值.采用VerilogHDL编写代码,使用ModelSim仿真工具进行了功能验证.相比于传统的MLG,该电路可以有效地缩小45.11%的面积、降低60.43%的功耗和减小35.44%的延迟冗余.仿真结果表明,构造的电路可以完成正确的大数逻辑功能.