嵌入式微处理器的高层总线缓冲模型
Bus buffer model and simulation in embedded microprocessor作者机构：东南大学国家专用集成电路系统工程技术研究中心江苏南京210096
出 版 物：《电路与系统学报》 (Journal of Circuits and Systems)
年 卷 期：2006年第11卷第5期
页 面：132-135页
核心收录：
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
基 金：国家"863"计划"个人信息处理终端SoC"项目(2003AA1Z1340)
摘 要：本文针对嵌入式微处理器结构特征,提出了一种高层总线缓冲模型。随后根据提出的缓冲模型设计仿真算法,并根据实际的设备行为进行抽样统计分析,实现了带有缓冲设备的高层动态仿真。结果显示高层的仿真结果反映了实测电路级仿真的数据趋势,具有很好的一致性,证明了高层模型及仿真的有效性。
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