集成电路电磁适应性的时钟信号调制(英文)

作     者：费利裴拉瓦迪 蕾迪西亚波尔士 法比安瓦嘎斯 乔治赛米拉 茱安安迪纳 伊莎贝尔特谢拉 保罗特谢拉 Felipe Lavratti;Leticia Maria Bolzani P(o)hls;Fabian Vargas;Jorge Semi(a)o;Juan Rodríguez-Andina;Isabel Teixeira;Jo(a)o Paulo Teixeira

作者机构：格兰德天主教大学PUCRS 埃尔加夫大学INESC-ID 维果大学 IST INESC-ID 

出 版 物：《上海师范大学学报（自然科学版）》 (Journal of Shanghai Normal University(Natural Sciences))

年 卷 期：2010年第39卷第5期

页      面：455-461页

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

基　　金：funded by CNPq (Science and Technology Foundation,Brazil) supported by the European ENIAC SE2A Project FCT(INESC-ID multiannual funding) through the PIDDAC Program funds 

主　　题：信号完整性 IEC 61000—4—29 集成电路 

摘      要：电磁干扰(EMI)是瞬时功能故障的主要来源之一,原因是电源供电线上的噪声注入引起了VDD和GND的额定值的波动.介绍了一种新的方法来增强片上系统(SoC)关于电源和接地电压瞬变时的信号完整性,并且这种方法完全符合IEC 61000—4—29标准.其基本思想是设计和IEC 61000—4—29兼容的集成电路,通过局部和动态地将时钟占空比去适应传播延迟的变化和扰动的逻辑路径.当无法满足时,该方法导致暂时把集成电路的工作频率减小到满足该标准的最小值.根据异常电网活动,时钟占空比调制(CDCM)是通过使用正和/或负边沿时钟展宽逻辑(CSL)块来实现的.基于这个概念,在尽可能保持时钟高速频率的同时,数字电路对于电源供电线上波动的耐受性将会更强.该方法可被视作一种在线提供动态自适应同步的监视技术.通过SPICE模拟,实验结果表明此方法的有效性.