可编程器件设计中跨时钟域的同步设计问题
The Timing Problem of Synchronous Design in FPGA/CPLD作者机构：华东师范大学 电子科学技术系上海200062
出 版 物：《华东师范大学学报（自然科学版）》 (Journal of East China Normal University(Natural Science))
年 卷 期：2004年第3期
页 面：66-70,92页
核心收录：
学科分类：0810[工学-信息与通信工程] 08[工学] 081001[工学-通信与信息系统]
主 题：亚稳态 异步设计 同步设计 Verilog HDL语言
摘 要：介绍可编程器件异步设计中的亚稳态现象及其可能造成的危害,阐述同步设计的重要性.通过具体的设计实例论证了跨时钟域同步处理的必要性,并给出一种实现跨时钟域同步处理的方法和具体电路实例.
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