基于异步FIFO实现不同时钟域间数据传递的设计
Transfering Data by Asynchronous FIFO between Clock Domains作者机构：武汉大学物理科学与技术学院
出 版 物：《电子设计应用》 (Electronic Design & Application World)
年 卷 期：2004年第8期
页 面：57-59页
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
主 题：异步FIFO 时钟域 Verilog 数据传递 集成电路芯片设计
摘 要：数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。
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