基于FPGA的准循环LDPC码低时延译码器设计
Low-Latency Decoder for Quasi-Cyclic LDPC Codes Based on FPGA作者机构：中国科学院微电子研究所北京100029 国家科技部高技术研究发展中心北京100044 北京理工大学信息与电子学院北京100081
出 版 物：《北京理工大学学报》 (Transactions of Beijing Institute of Technology)
年 卷 期：2013年第33卷第7期
页 面：732-735页
核心收录：
学科分类：07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程]
摘 要：针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构.该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延.该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量.与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.
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