众核处理器访存链路接口的FPGA验证

作     者：周宏伟 徐实 王忠奕 杨乾明 冯权友 邓让钰 窦强 ZHOU Hongwei;XU Shi;WANG Zhongyi;YANG Qianming;FENG Quanyou;DENG Rangyu;DOU Qiang

作者机构：国防科技大学计算机学院湖南长沙410073 湖南大学信息科学与工程学院湖南长沙410082 

出 版 物：《国防科技大学学报》 (Journal of National University of Defense Technology)

年 卷 期：2018年第40卷第3期

页      面：176-182页

核心收录：

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

基　　金：国家自然科学基金资助项目(61303069 61472432 61602498) 核高基重大专项基金资助项目(2015ZX01028101) 

主　　题：众核处理器 访存 链路 现场可编程门阵列 验证 

摘      要：面向众核处理器提出一种访存链路接口的现场可编程门阵列(Field-Programmable Gate Array,FPGA)验证平台,用于对处理器访存链路关键部件进行功能及可靠性测试。提出片上读写激励自动产生与检查机制、以太网接口硬件用户数据报协议(User Datagram Protocol,UDP)协议栈和FPGA芯片间多通道并行链路三项关键技术并进行设计实现。实验结果表明提出的各项关键技术功能正确,不仅丰富了功能验证中随机激励产生及结果验证的手段,而且实现了对链路数据检错和多lane间延迟偏斜纠正逻辑的可靠性测试与评估。经过该平台验证的访存链路接口在实际芯片中通过了功能正确性测试,证明了验证的有效性。