一种纠3错BCH译码器的FPGA设计
An FPGA-based decoder for triple-error-correcting BCH codes作者机构：西安电子科技大学ISN国家重点实验室西安710071 西安空间无线电技术研究所西安710000
出 版 物：《空间电子技术》 (Space Electronic Technology)
年 卷 期：2008年第5卷第4期
页 面：60-63页
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 07[理学] 08[工学] 070104[理学-应用数学] 081101[工学-控制理论与控制工程] 0701[理学-数学] 0811[工学-控制科学与工程]
摘 要：文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。
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