一种使用调控器针对数据通路的综合功能的时间扩展模型生成方法(英文)

作     者：细川利纪 早川哲兵 吉村正义 Toshinori Hosokawa;Teppei Hayakawa;Masayoshi Yoshimura

作者机构：日本大学工业技术学院 日本大学工业技术研究生院 九州大学信息科学与电子工程研究生院 

出 版 物：《上海师范大学学报（自然科学版）》 (Journal of Shanghai Normal University(Natural Sciences))

年 卷 期：2010年第39卷第5期

页      面：478-487页

学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）] 

基　　金：supported by the Promotion and Mutual Aid Corporation for Private Schools of Japan and CREST of JST(Japan Science and Technology) 

主　　题：n-状态转移覆盖 功能时间扩展模型 数据通路电路 约束贯序测试 

摘      要：一些超大规模集成电路(VLSI)近来通过行为描述已在高层次被设计.行为合成可以将行为描述变换成由控制器和数据通路组成的寄存器传输层电路.数据通路的控制信号线输入序列和状态信号线输出序列从控制器提取.作者提出一种生成综合功能时间扩展模型的方法,其中提取的信息作为约束被加入.在常规的贯序测试生成方法中使用时间模型只有结构信息,因为对于实际的贯序电路的搜索空间相当庞大,所以在合理时间内很难达到高排错效率.在使用来自功能验证模块的功能时间扩展模型的贯序测试生成方法中,因为所有的功能行为不可能全被覆盖,所以很难提高排错效率.由于作者提出的方法可以覆盖所有的功能行为,所以与常规的方法相比可以实现在合理时间内的高排错效率.所提出的测试生成方法被用于除法器电路.实验数据显示了在16s内排错覆盖率达到了100%.