一种减少BIST测试资源的高级寄存器分配算法
A high level register allocation algorithm for minimizing BIST test resources作者机构：东南大学国家专用集成电路系统工程技术研究中心江苏南京210096
出 版 物：《电路与系统学报》 (Journal of Circuits and Systems)
年 卷 期：2006年第11卷第6期
页 面：91-95页
核心收录：
学科分类：080902[工学-电路与系统] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
摘 要：在高级综合阶段考虑电路的可测性有许多优点,包括降低硬件开销,减少性能的下降,并达到更高的测试效率等。本文提出了一种基于伪随机可测性方法的寄存器分配算法,来减少内建自测试(BIST)所带来的硬件开销。在基准电路上的实验结果表明:与其它BIST测试综合方法相比较,采用本论文所提的方法进行测试综合对测试资源占用最多可以降低46.8%。
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