CMOS逻辑门电路的最佳设计
作者机构：南京工学院电子所半导体研究室
出 版 物：《电子器件》 (Chinese Journal of Electron Devices)
年 卷 期：1981年第1期
页 面：68-76页
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 0812[工学-计算机科学与技术（可授工学、理学学位）]
摘 要：在CMOS逻辑门电路单级结构的设计中,要保证有一定的(?)速度,随着负载能力的增加,就要增大器件的宽长比,这导致(?)入电容的增加,因而就使扇出能力的增加受到限制,因此,近来的CMOS逻辑门电路的设计中都采用带有缓冲器的电路的所谓三级结构,并已形成产品系列,从逻辑功能上来是否带缓冲器是完全一样的,但带有缓冲器的门电路,改善电路的性能。 多级结构CMOS门电路的设计关键在于决定各级器件的宽长比,如何设计带有缓冲器的具有三级结构的逻辑门电路使其级结构的宽长比对于负载能力和开头速度来说,具有合理的
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