一种组合逻辑环转化方法

作     者：邸志雄 史江义 马佩军 张译 袁莉 郝跃 许钊 DI Zhixiong;SHI Jiangyi;MA Peijun;ZHANG Yi;YUAN Li;HAO Yue;XU Zhao

作者机构：西安电子科技大学宽带隙半导体国家重点实验室陕西西安710071 

出 版 物：《西安电子科技大学学报》 (Journal of Xidian University)

年 卷 期：2014年第41卷第1期

页      面：75-80页

核心收录：

学科分类：1305[艺术学-设计学（可授艺术学、工学学位）] 13[艺术学] 08[工学] 080203[工学-机械设计及理论] 081304[工学-建筑技术科学] 0802[工学-机械工程] 0813[工学-建筑学] 080201[工学-机械制造及其自动化] 

基　　金：中央高校基本科研业务费专项资金资助项目(K5051325010) 

主　　题：组合逻辑环 逻辑综合 SAT引擎 静态逻辑蕴涵 

摘      要：组合逻辑环能够减少电路逻辑资源,降低电路功耗,但是其难以被静态时序分析工具分析和计算,且难以生成功能验证向量和自动测试图形向量.针对此问题,提出一种组合逻辑环转化方法,以解决硬件描述语言以及高级语言逻辑综合阶段所面临的组合逻辑环拆分问题.不同于采用三值仿真策略的现有文献,引入了布尔可满足引擎对组合逻辑环电路进行了表征,使用静态逻辑蕴涵完成了环形电路的拆分.同时,根据环形电路的形成机理,提出了拆分组合逻辑环结构的规则,用于冗余向量优化以及非环电路的逻辑推理.实验结果表明,这种算法能够正确地拆分组合逻辑环结构,且转化时间短,转化后的电路规模小.