极限环频率对自激振荡线路驱动器的影响分析
Analysis of the Impact of Limit Cycle Frequency on Self-Oscillating VDSL Line Driver作者机构：杭州电子科技大学教育部射频电路与系统重点实验室杭州310018
出 版 物：《微电子学》 (Microelectronics)
年 卷 期：2014年第44卷第3期
页 面：305-309页
学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学]
摘 要：目前自激振荡线路驱动器由于极限环频率较低,在输入信号频率较高时,系统增益下降较大,由延时决定的自激振荡线路驱动器可提高极限环频率。本文分析了提高极限环频率后系统增益、线性度和功耗等的变化,并采用0.25μm CMOS工艺设计了一个VDSL线路驱动器进行验证。实验结果表明,提高极限环频率可减小高频输入信号时系统增益的下降,且在一定范围内可提高线性度,但过高的极限环频率会引入过大的电源噪声和地噪声,恶化线性度。
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