JPEG2000分数位平面编码器的FPGA电路实现
FPGA Implementation of JPEG2000 Fractional Bit-plane Encoder作者机构：北京大学视觉与听觉信息处理国家重点实验室北京100871
出 版 物：《计算机工程》 (Computer Engineering)
年 卷 期：2005年第31卷第15期
页 面：183-185页
核心收录：
学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）]
基 金：国家"863"计划基金资助项目(2001AA114141)
主 题：分数位平面编码 JPEG2000 双重并行 FPGA
摘 要：分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。
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