一种128位高精度浮点乘加部件的研究与实现
Research and Realization of a 128-Bit Multiply-Add-Fused Unit作者机构：国防科技大学计算机学院湖南长沙410073
出 版 物：《计算机工程与科学》 (Computer Engineering & Science)
年 卷 期：2009年第31卷第2期
页 面：93-96,103页
核心收录：
学科分类：08[工学] 081201[工学-计算机系统结构] 0812[工学-计算机科学与技术（可授工学、理学学位）]
摘 要：高性能高精度的浮点数值处理一直是科学计算追求的目标。为此,本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度。采用三输入前导1预期技术,简化了预编码,缩短了预测电路的延时并减小面积。该模块单元使用Verilog语言实现,用Design Compiler进行逻辑综合,在simc0.13μm工艺下频率达202MHz,关键路径延时为4.93μs,面积约为191000门。
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