一种宽带低参考杂散亚采样锁相环时钟

作     者：程祥 韦保林 韦雪明 徐卫林 李力锋 许仕海 姚永浩 

作者机构：桂林电子科技大学广西无线宽带通信与信号处理重点实验室 

出 版 物：《微电子学》 (Microelectronics)

年 卷 期：2024年

学科分类：11[军事学] 0810[工学-信息与通信工程] 1105[军事学-军队指挥学] 08[工学] 081002[工学-信号与信息处理] 110503[军事学-军事通信学] 

基　　金：国家自然科学基金地区科学基金项目(62164003) 国家自然科学基金项目(62364009) 广西自然科学基金项目(2024GXNSFAA010487) 广西无线宽带通信与信号处理重点实验室主任基金项目(GXKL06230106) 

主　　题：低抖动 低杂散 宽频带输出 自适应带宽 自偏置技术 亚采样锁相环 

摘      要：为兼容不同通信协议中不同速率的串行数据采样需求，设计了一种自适应带宽亚采样锁相环（AB-SSPLL）时钟。AB-SSPLL通过自适应脉宽与输出信号频率匹配，能够自适应调整亚采样电荷泵增益，恒定环路带宽与参考频率比率，在宽调谐锁频范围内实现低抖动、低杂散的时钟输出。AB-SSPLL采用40 nm CMOS工艺设计，面积为0.21×0.26 mm2。仿真结果表明，锁相环时钟调谐范围为1.2～6.6 GHz，输出时钟频率均方根抖动为382.26 fs@1.2GHz和398.16fs@6.6GHz，参考杂散为-71.90 dBc@1.2 GHz和-61.39 dBc@6.6 GHz，能够在宽调谐范围内实现低抖动时钟输出。