应用于CMOS图像传感器的高速全差分两步式ADC设计方法

作     者：郭仲杰 王杨乐 许睿明 刘绥阳 GUO Zhongjie;WANG Yangle;XU Ruiming;LIU Suiyang

作者机构：西安理工大学西安710048 

出 版 物：《电子与信息学报》 (Journal of Electronics & Information Technology)

年 卷 期：2023年第45卷第9期

页      面：3410-3419页

核心收录：

学科分类：080903[工学-微电子学与固体电子学] 0808[工学-电气工程] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

基　　金：国家自然科学基金(62171367) 陕西省重点研发计划(2021GY-060) 陕西省创新能力支持项目(2022TD-39) 

主　　题：CMOS图像传感器 差动斜坡 时间数字转换 电平编码 两步式 

摘      要：由于传统的单斜式模数转换器(SS ADC)以及改进的各种架构串行两步式SS ADC普遍存在速度瓶颈问题,均无法满足工业界高帧率CMOS图像传感器的发展需求,该文提出一种应用于高帧率CMOS图像传感器的高速全差分两步式ADC设计方法。该ADC设计方法基于差动斜坡与时间数字转换(TDC)技术,将差动量化嵌套在两步式的量化中,形成了区别于串行量化的并行量化模式,不仅提升了数据量化的速率,而且保证了系统的一致性和鲁棒性;针对传统TDC技术与单斜式ADC的匹配性问题,提出了一种基于电平编码的TDC技术,在ADC量化的最后一个时钟周期内,在不提升系统时钟的情况下,完成时间数字转换,实现了更高精度的量化。该文基于55 nm 1P4M CMOS实验平台完成了所提方法的电路设计、版图设计和测试验证。在模拟电压3.3 V、数字电压1.2 V、时钟频率100 MHz、动态输入范围1.6 V的设计环境下,该文ADC设计精度为12 bit,转换时间仅有480 ns,列级功耗低至62μW,DNL以最低有效位(LSB)计为+0.6/–0.6,INL以最低有效位(LSB)计为+1.2/–1.4,信噪失真比(SNDR)达到70.08 dB,与现有的先进单斜式ADC相比,ADC转换速度提高了52%以上,可以有效压缩行处理时间,为高帧率大面阵CMOS图像传感器的实现提供了有效的解决方案。