基于P2020处理器局部总线锁存处理分析
作者机构：中航工业西安航空计算技术研究所陕西西安710068
出 版 物：《电脑知识与技术》 (Computer Knowledge and Technology)
年 卷 期：2022年第18卷第9期
页 面：17-18,21页
学科分类：08[工学] 0835[工学-软件工程] 081202[工学-计算机软件与理论] 0812[工学-计算机科学与技术（可授工学、理学学位）]
主 题：P2020处理器 局部总线 FPGA锁存器 时序分析
摘 要：局部总线接口是P2020处理器应用场景较多的接口之一,为了节省芯片管脚数量,P2020芯片对局部总线进行了地址数据管脚复用,因此,硬件需要设计锁存器来区分地址和数据信号。当使用FPGA实现锁存器功能时,如果不考虑FPGA布线带来的时序误差,容易出现锁存地址出错的情况,文章通过分析P2020处理器局部总线锁存功能,结合逻辑时序分析,设计了一种同步锁存处理的逻辑方案,对地址信号锁存时进行时钟同步设计,最终使逻辑实现锁存器达到稳定锁存地址的效果。
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