32位RISC-V处理器中乘法器的优化设计

作     者：唐俊龙 汤孟媛 吴圳羲 卢英龙 邹望辉 TANG Junlong;TANG Mengyuan;WU Zhenxi;LU Yinglong;ZOU Wanghui

作者机构：长沙理工大学物理与电子科学学院湖南长沙410114 柔性电子材料基因工程湖南省重点实验室湖南长沙410114 

出 版 物：《电子设计工程》 (Electronic Design Engineering)

年 卷 期：2022年第30卷第6期

页      面：61-65页

学科分类：080903[工学-微电子学与固体电子学] 0809[工学-电子科学与技术（可授工学、理学学位）] 08[工学] 

基　　金：柔性电子材料基因工程湖南省重点实验室开放基金(202015) 

主　　题：RISC-V处理器 乘法器 压缩器 Booth编码 

摘      要：针对32位RISC-V“蜂鸟E203处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。