一个进位保留加法阵列的HDL代码生成器
作者机构：北京理工大学现代通信实验室100081
出 版 物：《电子技术应用》 (Application of Electronic Technique)
年 卷 期：2002年第28卷第5期
页 面：52-53,59页
学科分类：0810[工学-信息与通信工程] 0711[理学-系统科学] 07[理学] 08[工学] 080401[工学-精密仪器及机械] 0804[工学-仪器科学与技术] 080402[工学-测试计量技术及仪器] 081001[工学-通信与信息系统]
主 题：进位保留加法阵列 FPGA HDL代码生成器 数字通信系统 基带信号处理
摘 要：多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源,得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的代码生成器,极大地简化了加法阵列的设计工作。
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