基于FPGA的STT-MRAM信道虚拟实验平台设计

作     者：张小军 陈成官 郭华 张德学 周韬略 ZHANG Xiaojun;CHEN Chengguan;GUO Hua;ZHANG Dexue;ZHOU Taolue

作者机构：山东科技大学电子信息工程学院青岛266590 

出 版 物：《实验科学与技术》 (Experiment Science and Technology)

年 卷 期：2021年第19卷第2期

页      面：1-6页

学科分类：0810[工学-信息与通信工程] 08[工学] 081001[工学-通信与信息系统] 

基　　金：山东省自然科学基金联合基金(ZR2019LZH001) 山东省重点研发计划(2019GGX101066) 山东省高等学校青创科技计划项目(2019KJN024,2019KJN020) 

主　　题：虚拟实验平台 FPGA 极化码 STT-MRAM信道 

摘      要：为了研究STT-MRAM信道的通信性能,采用Verilog HDL对该信道进行建模,以实现磁信道的读写错误率与磁隧道结高/低阻态的模拟。该文搭建了基于FPGA的虚拟实验平台,选用极化码作为信道编码方案,对信息序列进行编码,将编码序列在信道中传输,在接收端采用Fast-SSC进行译码,并通过PCIe接口实现上位机与FPGA的通信。该平台采用(256,220)极化码进行测试,每帧信道数据消耗2200个时钟,在Stratix V 5SGXEA7N2F45C2上实现,当工作频率为40 MHz时,平台测试速率可达4.19 Mb/s。