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面向低功耗嵌入式系统的存内计算电路设计

面向低功耗嵌入式系统的存内计算电路设计

作者：王梓霖电子科技大学

学位级别：硕士

随着人工智能算法在边缘端设备上的广泛部署,如何以较低功耗完成神经网络的推理运算成为嵌入式设备面临的一个重要问题,然而“内存墙”问题成为冯诺依曼体系架构难以解决的一大难题。存内计算架构被认为是一种有效的打破“内存墙”的体... 详细信息

随着人工智能算法在边缘端设备上的广泛部署,如何以较低功耗完成神经网络的推理运算成为嵌入式设备面临的一个重要问题,然而“内存墙”问题成为冯诺依曼体系架构难以解决的一大难题。存内计算架构被认为是一种有效的打破“内存墙”的体系架构,可以显著减少数据搬运的延时和功耗。基于SRAM的存内计算设计方法主要分为数字方法和模拟方法。与模拟方法相比,数字方法具有许多优点,例如更高的运算精度和更灵活的可编程性。然而,目前提出的大部分数字存内计算设计通常都使用较为复杂的SRAM单元,并在SRAM阵列中引入了规模庞大运算电路,这些因素使得其面积开销非常大。本论文提出了一种创新性的数字存内计算宏电路设计方案,并基于提出的宏电路设计了一种数字模拟方法混合的存内计算系统架构。首先,本论文对基于SRAM的存内计算研究背景进行了简要介绍,然后对现有研究工作进行了梳理和分析,介绍了 SRAM和存内计算设计的基础理论和设计要点。随后本文提出了一种新的8管SRAM单元结构,在实现SRAM单元读写以及存储功能的基础上,可以利用其内部电路实现1比特乘法操作,该结构可以减少SRAM的面积开销,并且避免了运算过程中产生读干扰和伪写问题。此外,本论文还提出了一种交错加法树结构,并结合SRAM引入了双轨电压策略,可以显著降低并行加法电路的面积和功耗。本论文还提出了一种结果重组电路,可以提高存内计算宏电路的适用范围和运算精度。我们在40-nm CMOS工艺下设计了容量为16Kb的存内计算宏电路。仿真结果表明,本论文提出的存内计算宏电路在输入和存储数据位宽均为4比特的情况下,吞吐率可达820 GOPS,能效比可达94 TOPS/W。与现有研究工作相比,能效比提高了 30%,面积减少了 70%。最后,我们基于本论文提出的数字存内计算宏电路,提出了一种数模混合存内计算系统架构,对其进行了行为级建模,功能仿真结果表明,该架构可以在4种预设工作模式下正常工作,以应对不同的应用需求。

关键词：存内计算静态随机读写存储器低功耗数模混合

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基于高级验证语言的IP验证方法

基于高级验证语言的IP验证方法

作者：高红霞电子科技大学

学位级别：硕士

随着SoC(System On a Chip)运算能力和控制复杂程度的飞速发展，功能验证已经成为整个设计过程中的主要瓶颈。据统计，验证过程占据了整个设计周期的70%甚至更高，并且设计过程所需要专门的验证工程师的人数一般是RTL(RegisterTransfer ... 详细信息

随着SoC(System On a Chip)运算能力和控制复杂程度的飞速发展，功能验证已经成为整个设计过程中的主要瓶颈。据统计，验证过程占据了整个设计周期的70%甚至更高，并且设计过程所需要专门的验证工程师的人数一般是RTL(RegisterTransfer Level)设计工程师人数的2倍之多，而在设计完成时，测试程序构成全部设计代码的80%。所以，验证已成为集成电路设计过程中最关键的环节之一，它贯穿了整个IC(Integrated Circuit)设计流程。如何通过寻找新的验证方法来缩短验证时间以提高验证效率是当今IC设计领域中最为关注的问题之一。为解决以上问题，业界也在不断努力推出各种新的验证方法学和验证语言，其中以SystemVerilog语言应用最为广泛，并且也得到VMM(VerificationMethodology Manual)， OVM(Open Verification Methodology), UVM(UniversalVerification Methodology)等验证模型的广泛支持。然而尽管有了这些语言和模型，由于并没有一套完备的功能验证指导方法，从而验证的完整性也没能得到很好的保证。因此本论文针对以上问题，在基于SystemVerilog和OVM的基础上提出了一种RTL级的验证方法，以实现对验证工作的完整指导。此验证方法将验证分为三个阶段，学习阶段，执行阶段和结束阶段，每个阶段均有详细的指导规则，例如要求规格完整精确，制定完备的验证计划，基于规格随机产生激励，环境尽最大可能重用，完整的审阅机制等，以确保验证工作的可控可管，高效和完整。同时本论文结合实际验证工作，利用SPILASH控制器的RTL级功能验证实例阐述本论文提出的验证方法在应用到实际验证工作中时的具体执行过程，包括如何做好验证计划，如何保证验证质量，如何保证验证速度，以及如何积累和分享验证经验等等。并且通过此案例进一步论证本方法是一种行之有效的验证方法，尤其可极大提高验证质量和速度。

关键词： SystemVerilog OVM 功能覆盖率 SPIFLASH控制器

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基于时序纠错的自适应电压调制技术研究

基于时序纠错的自适应电压调制技术研究

作者：罗韬电子科技大学

学位级别：硕士

集成电路在按照摩尔定律及器件按比例缩小规则发展的过程中，功耗密度越来越大。为解决其带来的影响，低功耗技术日益成为研究的重点。基于自适应电压调制（Adaptive Voltage Scaling, AVS）技术的时序纠错自适应电压调制（TimingSpecul... 详细信息

集成电路在按照摩尔定律及器件按比例缩小规则发展的过程中，功耗密度越来越大。为解决其带来的影响，低功耗技术日益成为研究的重点。基于自适应电压调制（Adaptive Voltage Scaling, AVS）技术的时序纠错自适应电压调制（TimingSpeculation Adaptive Voltage Scaling, TSAVS）技术是近几年提出来的一种有效的降低集成电路功耗的前沿技术。TSAVS技术继承了AVS技术的最大优点，即在不影响系统功能和各项指标的同时减小系统功耗，同时可在AVS的基础上使负载功耗进一步降低。本论文工作的目的是在验证TSAVS技术有效性的基础上对TSAVS技术进行进一步的优化，使TSAVS技术能节约更多的能量。本论文首先介绍了与集成电路功耗相关的基本概念和功耗产生的基本原理，并指出在集成电路功耗当中占最大比例的动态功耗与电源供电电压的平方成正比这一事实，接着介绍了当今流行的低功耗技术。在众多低功耗技术中，电压动态管理（Dynamic Power Management, DPM）是最为粗糙的，它是通过关闭设备模块来降低功耗的;电压动态调节（Dynamic Voltage Scaling, DVS）比DPM的调节要细腻一些，它是通过查找表来调节电压、频率的，属于开环调节;AVS比DVS更加细腻，它通过监测负载的工作情况来对负载的供电电压进行实时的闭环调节。本文研究的TSAVS在AVS的基础上利用处理器流水线负载的特性可以将供电电压调节得比AVS更低。本课题设计并验证了TSAVS技术的有效性，采用自顶向下的设计方法，在0.13um CMOS工艺下流片，并在此基础上设计了一种改进型TSAVS电路。本论文主要围绕流水线负载的检错纠错机制，TSAVS验证系统分析与设计和改进TSAVS电路结构与机制三个方面进行了研究。本文重点分析了流水线负载和流水线时序检错纠错电路的设计。详细介绍了在验证电路系统中对该时序检错纠错结构的验证，并得到了满意的结果。最后通过分析流水线的特点，提出了一种对流水级寄存器模块及纠错检错电路的改进方案并对其进行了验证，给出改进机制的仿真结果。结果表相比于传统的TSAVS能该方案能在比其多节省33.5%的能量。

关键词：流水线负载时序纠错检错自适应电压调节

基于LUT的高能效FIR数字滤波器设计与实现

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基于LUT的高能效FIR数字滤波器设计与实现

作者：万晨雨电子科技大学

学位级别：硕士

随着数字集成电路的不断发展,电路规模与集成度不断增大,而面积却不断减小,这一因素催生出了许多便携式与可穿戴式设备等小型产品,这也意味着如今集成电路设计需要同时兼顾面积,延迟与功耗。例如在小型便携式无线通讯设备中,电路不仅需... 详细信息

随着数字集成电路的不断发展,电路规模与集成度不断增大,而面积却不断减小,这一因素催生出了许多便携式与可穿戴式设备等小型产品,这也意味着如今集成电路设计需要同时兼顾面积,延迟与功耗。例如在小型便携式无线通讯设备中,电路不仅需要面积小,且需要满足较高的工作速率,以及一定的功耗要求。上述指标在本文中使用了功耗面积延迟积(Power-Delay-Area Product,PDAP)来衡量,PDAP越小意味着电路的能效越高。有限长单位冲激响应(Finite Impulse Response,FIR)数字滤波器作为数字信号处理(Digital Signal Processing,DSP)系统中的基本单元,在诸多领域都有着广泛的应用,由于FIR数字滤波器的功耗在许多DSP系统中,尤其是通讯类DSP系统,占了较大的比重,因此提高该类滤波器的能效对于设计高能效的DSP系统而言具有重要作用。在众多FIR数字滤波器的实现结构中,基于查找表(Look-Up-Table,LUT)乘法的FIR数字滤波器有着工作速率高且动态功耗低的特点,因此已被广泛应用于如通讯领域等的便携式设备中。本文以基于LUT乘法的FIR数字滤波器为基础,重新设计了滤波器内部乘法运算单元的结构,并提出了一种针对LUT乘法运算的优化方法,即高位近似存储(Approximate Most-significant-Multiples Storage,AMMS)方法。AMMS方法主要采用了进行近似截位技术对LUT的存储位宽进行压缩,并结合了新型LUT存储方案对LUT的存储容量进行优化。本文随后以AMMS方法为基础设计了一种新型的LUT近似乘法器,并以该乘法器为基础进一步设计并实现了 FIR数字滤波器。本文的所有设计均使用了Verilog语言进行编码,并采用了180nm CMOS工艺的数字标准单元库进行综合。与此同时,本文使用了自建1.2V低电压数字标准单元库,对所设计的FIR数字滤波器进行了二次综合优化与后端版图实现,并完成了版图流片前的所有检查工作。根据本文实验结果,AMMS方法对LUT乘法器与FIR数字滤波器能效的提升是巨大的,当LUT乘法器的规模为16×16比特时,基于AMMS方法设计的乘法器比基于传统方法设计的乘法器能效高很多,前者的PDAP只有后者的25%左右。而在输入与固定系数位宽均为8比特,滤波器阶数为16阶的FIR数字滤波器中,基于AMMS方法设计的FIR数字滤波器同样比基于传统LUT乘法的FIR数字滤波器能效要高,前者的PDAP约为后者的70%。

关键词： PDAP LUT乘法 FIR数字滤波器近似计算

一种具有VLD终端结构的600V VDMOS设计

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一种具有VLD终端结构的600V VDMOS设计

作者：许高潮电子科技大学

学位级别：硕士

VDMOS是新一代功率半导体器件,具有优良的电学特性,如输入阻抗高、驱动功率小、安全工作区宽,不仅广泛应用在民用领域,而且在军用领域也得到了很好的应用。VDMOS设计分为元胞区域和终端区域,终端结构的设计通常使用场板/场限环结构。但... 详细信息

VDMOS是新一代功率半导体器件,具有优良的电学特性,如输入阻抗高、驱动功率小、安全工作区宽,不仅广泛应用在民用领域,而且在军用领域也得到了很好的应用。VDMOS设计分为元胞区域和终端区域,终端结构的设计通常使用场板/场限环结构。但是使用场板/场限环结构会使得芯片的面积大,生产成本高,性价比低。VLD(Variable Lateral Doping)的终端结构与场板/场限环结构相比大大的减小了终端长度,降低了成产成本,提高了性价比,是新兴的、先进的终端结构。然而由于国内的VDMOS研究起步较晚,制造工艺与技术相对落后,所以基本没有VLD终端结构的产品。因而VLD终端产品的研究对于国内VLD终端产品以及相关产品的开发具有重要意义。本论文在某个相关项目的基础上,分析VLD及相关终端结构的工作机理,并设计相对应的产品。主要的参数指标是:击穿电压大于606 V,阈值电压为2 V,通态压降小于1 V,导通电阻小于1.25?。本论文的主要目的是提供一种VLD产品的设计,为后续的相关产品开发提供参照。本论文的主要内容如下:1、简要介绍终端理论,基于项目合作方的工艺平台,设计工艺流程。通过Tsuprem4/Medici软件对工艺步骤进行优化,并进行VDMOS元胞部分的仿真,使得仿真结果满足项目合作方的参数要求。2、通过Tsuprem4/Medici软件进行VDMOS终端部分的仿真。首先采用场板/场限环的终端结构,并对场板/场限环结构进行优化,得到尖峰电场小于2x105 V/cm符合要求的结果。在场板/场限环结构基础上,对终端长度进行缩短,设计VLD结构,仿真得到电场趋于均匀分布、终端长度大大减小的最优结果。3、绘制版图,进行流片试验。目前的流片获得部分静态参数具体结果如下:场限环/场板终端结构基本符合要求,而VLD终端结构的击穿电压为100 V00 V。结果表明:流片数据部分不满足设计要求。

关键词：元胞横向变掺杂击穿电压场限环

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多相DC-DC数字控制芯片的设计与实现

多相DC-DC数字控制芯片的设计与实现

作者：武昕电子科技大学

学位级别：硕士

随着5G通信、人工智能、云计算和大数据技术的快速发展,高功率密度电子设备对于开关电源的要求也越来越高。开关电源在逐渐向高频化、多相化、数字化的方向发展。相较于模拟控制,数字控制模块化和智能化程度更高、灵活性更强,因此自数... 详细信息

随着5G通信、人工智能、云计算和大数据技术的快速发展,高功率密度电子设备对于开关电源的要求也越来越高。开关电源在逐渐向高频化、多相化、数字化的方向发展。相较于模拟控制,数字控制模块化和智能化程度更高、灵活性更强,因此自数字控制方案提出以来,各大电源、半导体芯片公司纷纷开发出了自己的数字电源产品,推动了数字电源的发展。本文主要设计和实现一款多相DC-DC数字控制芯片。该芯片以CPU核—CK802处理器为核心,不仅具有软启动和均流功能,而且可以通过程序编写,最大化体现数字电源的灵活性。本文从芯片的数字滤波器（DPID,Digital Proportion Integration Differentiation Compensator）和高精度数字脉宽调制器（DPWM,Digital Pulse Width Modulator）、数字均流控制技术以及软启动技术四个方面展开进行设计。本文所设计的DPID采用并联独立型结构,通过零极点补偿,确定了补偿网络参数,提升了环路稳定性和瞬态性能;DPWM采用一种新型的全数字结构,基于同步设计避免了对RS触发器的使用,添加了多相交错同步功能,最终实现高达2MHz开关频率,250ps分辨率的DPWM输出;数字均流控制器基于调节DPWM和数模转换器（DAC,Digital to Analog Converter）两种均流控制方式进行设计,通过分析均流环路小信号模型得到其结构和参数,提高了环路稳定性。在完成芯片的电压环路和均流环路设计后,基于软件方式,实现了软启动技术,避免电压过冲。仿真结果表明电压控制环路稳定性良好,均流控制电路也实现了轻重载下均低于5%均流误差,加入软启动技术后输出电压未发生过冲。本文所设计多相DC-DC控制器芯片基于0.18μm CMOS工艺流片。测试结果表明,芯片通过调节基准电压可以实现0.6-3.3V输出电压,且具有过流保护和软启动功能。测得芯片的负载调整率为1%,线性调整率为0.21%。DPWM输出具有250ps分辨率和高达2MHz的开关频率。

关键词： DC-DC控制芯片数字控制脉宽调制器多相均流软启动