检索结果-南通市图书馆

作者：王武壮西安电子科技大学

学位级别：硕士

近年来,随着半导体技术的不断进步,图像传感器采集到的图像分辨率越来越高,然而受限于镜头的曲率,单镜头采集到的图像视角范围最高仅达220度左右,存在视角盲区。全景相机较传统摄像头的突出优势就在于视角范围全覆盖,但是传统全景相机... 详细信息

近年来,随着半导体技术的不断进步,图像传感器采集到的图像分辨率越来越高,然而受限于镜头的曲率,单镜头采集到的图像视角范围最高仅达220度左右,存在视角盲区。全景相机较传统摄像头的突出优势就在于视角范围全覆盖,但是传统全景相机方案很难应用在视频直播领域。人工智能算法在智能安防设备领域展现出极大的发展潜力,常规方案是将人工智能算法部署在云端服务器之上,通过配置数量可观的摄像头避免产生监控盲区,依托服务器的超强算力实现人工智能应用,成本及功耗都极大。因此针对上述问题,本文设计实现了基于海思视频人工智能处理器Hi3559A的全景人脸检测系统,以较低的时延实现了全景视频直播,同时利用人工智能技术在端侧实现基于卷积神经网络的人脸检测算法。本项目设计了基于海思视频人工智能处理器实现全景人脸检测系统,相较于传统的解决方案,本项目以较低的时延、较低的成本实现了全景视频直播。项目在全景视频的基础上又结合深度学习目标检测技术,通过训练基于深度卷积神经网络的人脸目标检测模型,利用深度学习神经网络加速器实现了在嵌入式全景设备端人脸目标检测模型的移植,最终实现在嵌入式全景设备上实现对全景人脸目标的实时检测。项目中使用H.265编码器进行视频压缩并将压缩后的码流传至PC机上专用播放器进行实时解码播放,最终形成集全景视频采集拼接、全景视频编码推流、人脸检测、全景视频播放等功能在内的完整系统。论文中首先进行了系统方案设计论证,采用海思视频人工智能处理器Hi3559A作为平台,设计样机的硬件电路及全景相机机械结构。利用全景拼接单元进行720度全景视频实时拼接,输出全景图像分辨率达到8K,采用H.265高性能图像编码器,在保证视频质量的前提下尽可能的压缩视频数据降低传输带宽。接着介绍了基于深度卷积神经网络的人脸目标检测模型的设计和训练细节,模型经过压缩剪枝后移植到嵌入式设备。论文的最后,在实验室内局域网条件下搭建测试环境进行测试。测试结果表明该设备实现了视频采集拼接,全景视频的视角范围达到720度,视频画面清晰流畅,分辨率达到了超高清(8K),视频帧率稳定在25fps,视频码流60MBps,设备端实时检测全景视频中出现的人脸目标,人脸目标检测识别率达到了0.996,坐标准确率达到0.804,利用双核乒乓处理实现等效40ms的识别速度。通过专用播放器软件可以实现视频的直播,观看视角自由切换,同时播放器还显示出人脸目标识别结果。经过多次试验,验证了系统功能的完整性与鲁棒性,全景系统的性能达到了设定目标。

关键词：全景视频深度学习人脸检测可变视角

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MTM型反熔丝存储器的设计与编程方法

MTM型反熔丝存储器的设计与编程方法

作者：宋扬西安电子科技大学

学位级别：硕士

随着航天技术的高速发展和新型武器装备的制造水平的提高,装备的性能不断地提升,越来越多的集成电路被应用到这些系统中去,而在高端设备中起着核心控制作用的系统都需要高可靠性存储器作为重要的部件。半导体非挥发性存储器因为其具有... 详细信息

随着航天技术的高速发展和新型武器装备的制造水平的提高,装备的性能不断地提升,越来越多的集成电路被应用到这些系统中去,而在高端设备中起着核心控制作用的系统都需要高可靠性存储器作为重要的部件。半导体非挥发性存储器因为其具有掉电仍能保持信息的特性而成为重要的电子器件。随着电路集成度的提高,电子器件的集成度和尺寸对空间辐射的敏感度也正在发生着变化。在新型武器的装备上,存储器芯片的抗辐射能力变得非常的重要。论文课题来源于单位研制的项目,本论文是在对此类产品进行深入研究的基础上形成的,对于抗辐照MTM存储器研究具有一定的参考意义。论文介绍了MTM反熔丝的存储器国内外发展现状,MTM反熔丝基本结构,存储单元基本结构,电路工作原理;介绍了电路逻辑结构设计和工艺加工的技术手段。介绍了辐照机理的研究,对电路的抗辐照措施进行了说明。首先完成了MTM反熔丝结构设计和工艺加工,并通过试验,检验了反熔丝单元编程前、编程后的特性,然后设计了存储器单元,通过对可靠性和电路面积的权衡,确定了存储单元的结构,并完成了存储器读、写等模块电路,结合电路仿真技术,设计了一款MTM反熔丝存储器,并根据工艺加工参数,自主设计了专用的编程器。通过编程试验,总剂量试验,单粒子试验证明了电路的功能和参数指示符合设计的要求。此款MTM反熔丝电路与国外同类产品相比,也有不足之处,第一、电路在存储器全地址编程的一次性成功率上还有待提高,国外此类产品的成功率一般在90%以上,此款电路全地址编程的一次性成功率在60%左右。第二、国外此类电路在设计上一般会加入冗余存储器阵列,这个冗余存储器阵列可以方便测试和工艺进行优化,对寻找最佳编程条件也会带来便利,由于受电路面积所限,此款电路没有设计冗余存储器阵列,在今后的科研工作中在这二个方面加以改进。

关键词：抗辐射 MTM 反熔丝存储器编程方法

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一种时域全数字锁相环的设计

一种时域全数字锁相环的设计

作者：李应飞西安电子科技大学

学位级别：硕士

本文实现了一种建立在时域的全数字锁相环模型结构,并进行了相应电路的开发。时域全数字锁相环整个系统都由数字模块组成,环路中都是二进制数字信号,结构简洁高效。采用数控振荡器和时间数字转换器共用一个环形振荡器的输出作为多相参... 详细信息

本文实现了一种建立在时域的全数字锁相环模型结构,并进行了相应电路的开发。时域全数字锁相环整个系统都由数字模块组成,环路中都是二进制数字信号,结构简洁高效。采用数控振荡器和时间数字转换器共用一个环形振荡器的输出作为多相参考信号,转换精度的乘积为固定值1,且环路中的数字模块对工艺,电源电压,环境温度都不敏感,这些因素都使得整个环路更加稳定。采用数字移位器替代传统的除法器,使得电路结构大大简化,而且在很大的倍频系数范围内都保持很好的稳定性。对环路模型的理论分析表明,其传输函数的阻尼系数和带宽都只和数字低通滤波器的两个增益因子有关,而与电路里其他参数都无关。此全数字锁相环具有很大的输入输出频率范围,在较大的电源电压,工作温度,倍频系数变化范围内都能够很好的工作。该全数字锁相环用上海中芯国际集成电路制造有限公司0.13μm标准CMOS数字逻辑工艺实现,整个芯片面积为0.09mm2。测试结果表明,此结构在输入频率范围从50 KHz到25 MHz,分频系数范围从16到255,输出频率范围10 MHz到500 MHz,电源电压从0.6 V到1.6 V都能正常工作,这和理论分析非常吻合,易于集成。

关键词：时域全数字锁相环自由环形振荡器数控振荡器时间数字转换器

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DSP数据缓存的设计与验证

DSP数据缓存的设计与验证

作者：王亚强西安电子科技大学

学位级别：硕士

随着多媒体移动通信的应用需求越来越大，对嵌入式处理器操作系统支持、协议控制和数据运算能力的要求越来越高。因此，融合MCU与DSP特性的嵌入式DSP成为一个重要研究方向，其数据缓存的设计也具有重要意义。本文根据融合架构的ZW100DS... 详细信息

随着多媒体移动通信的应用需求越来越大，对嵌入式处理器操作系统支持、协议控制和数据运算能力的要求越来越高。因此，融合MCU与DSP特性的嵌入式DSP成为一个重要研究方向，其数据缓存的设计也具有重要意义。本文根据融合架构的ZW100DSP设计了基于可配置的Cache与便笺存储器(SPR)的数据缓存架构。本文首先对缓存基本原理进行了分析，以性能功耗比为指标评价各种优化Cache的策略，确定数据缓存的基本参数。该数据缓存模块以两路组相联、最近最少使用替换算法(LRU)为基础结构，并使用虚拟地址进行索引，物理地址判断是否命中以及同时对Cache存储体和Tag存储体进行访问的方法来加快访问速度;为了更好的维护存储一致性，加入了Cache管理指令，来满足开发人员对Cache进行控制的需求;针对ZW100数据缓存可配置的特性设计了特殊寄存器模块来实现对不同大小缓存的支持;为了减少缺失代价，数据缓存控制模块中加入了LineBuffer，可及时向DSP返回所访问的关键双字，并且为了加快没有主Cache存在时的访存效率，为该Line Buffer加入了Nano-Cache模式;为了加快上下文切换速度，设计了128位的上下文切换接口，扩展了上下文切换区域(CSA)位于SPR时上下文切换的带宽，并且加入了上下文操作模块来处理CSA不位于SPR时的情况;另外，设计了高速片上总线接口，使该模块方便的与其他模块进行互联;并在数据通路中进行了优化，满足DSP和其他总线Master对SPR的访问需求而不发生冲突;最后使用基于事务的定向验证方法对该模块进行了验证，提高了验证效率，验证结果表明该数据缓存模块完全实现了设计规范中所要求的功能。

关键词：数据缓存 Line Buffer 上下文切换片上总线

10位纳瓦级逐次逼近型CMOS模数转换器的研究

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10位纳瓦级逐次逼近型CMOS模数转换器的研究

作者：陈腾腾西安电子科技大学

学位级别：硕士

随着大规模集成电路的飞速发展,可穿戴设备和植入式医疗设备越来越多的进入到我们的生活,这些设备要连续工作几年甚至十几年,因此要求这些设备的能效要尽可能高,故对其模拟前端电路的要求越来越苛刻,模数转换器(analog-to-digital conve... 详细信息

随着大规模集成电路的飞速发展,可穿戴设备和植入式医疗设备越来越多的进入到我们的生活,这些设备要连续工作几年甚至十几年,因此要求这些设备的能效要尽可能高,故对其模拟前端电路的要求越来越苛刻,模数转换器(analog-to-digital converter,ADC)作为这些设备中模拟电路和数字电路的接口,低功耗也成为它的主要设计指标。逐次逼近型(successive approximation register)ADC结构能效最高,故成为这些设备的不二之选。本文重点研究低压低功耗SAR ADC的电容开关时序和相关电路实现。本文首先介绍了SAR ADC的基础理论,包括SAR ADC目前的研究热点和衡量ADC的特性指标,然后给出SAR ADC的关键模块设计方法,最后基于40nm 1P8M SMIC CMOS工艺对10位低压低功耗SAR ADC完成电路创新和版图设计。本文主要的创新为:一,提出四种电容开关时序,分别是两步两输入比较器结构(TSTC)、半采样结构(HS)、两步四输入比较器结构(TSFC)和改进的两步四输入比较器结构(ITSFC),它们较传统的10位开关方法分别节省了99.83%,98.4%,99.84%,99.56%的平均开关能量和76.37%,50%,84.38%,81.25%的电容面积,综合考虑能效,面积优化,共模点变化情况,线性度,控制复杂性,复位能耗和寄生影响等,对提出的四种开关时序比较,最终选用ITSFC开关时序完成整体SAR ADC的设计;二,采样电路和连接开关采用两倍自举开关来降低开关的非理想效应,并且在采样电路中加入衬偏消除技术和耦合消除技术,使得采样开关的导通电阻恒定,不随输入信号变化,当VDD=0.4V,采样频率为10KS/s,输入信号频率接近奈奎斯特频率时,SFDR和SNDR分别为99.29d B和80.71d B,有效位数为13.12位;三,超低电压动态比较器采用共源共栅电流源结构抑制了沟长调制效应,降低了动态失调电压,限制了比较器延迟随共模电压的变化,节省了电源功耗,衬底驱动的交叉耦合反相器提高了总跨导,提供更强的正反馈,极大的减小了比较器的延迟,当输入共模电压从1/2VDD变化到VDD时(VDD=0.4V),最大延时时间低于3us,动态延迟变化仅有0.25us,动态失调电压仅为0.28m V;四,为了减小基准电压V产生的功耗,设计了低压低功耗基准电路。SAR ADC整体仿真结果表明,当电源电压为0.4V,采样频率为10KS/s,且为奈奎斯特采样时,整体功耗为27.6n W,SFDR和SNDR分别为67.7d B和58.35d B,有效位数为9.40位,最大DNL和INL分别为-0.67/0.88LSB和-0.83/0.80LSB。

关键词：逐次逼近型ADC 电容开关时序极低电压低功耗动态失调电压

多内核验证平台设计与Turbo编译码技术研究

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多内核验证平台设计与Turbo编译码技术研究

作者：王练西安电子科技大学

学位级别：硕士

随着移动通信发展,LTE已经取代3G标准成为新的移动通信标准,大量的音视频信息的实时传输成为现实,LTE能够提供上行50Mbps、下行100Mbps的峰值吞吐率,并随着LTE标准的演进不断的提高。在2G和3G中,一直是以单核DSP作为基带解决方案,随着LT... 详细信息

随着移动通信发展,LTE已经取代3G标准成为新的移动通信标准,大量的音视频信息的实时传输成为现实,LTE能够提供上行50Mbps、下行100Mbps的峰值吞吐率,并随着LTE标准的演进不断的提高。在2G和3G中,一直是以单核DSP作为基带解决方案,随着LTE的数据处理能力需求的急速上升,运算瓶颈集中体现在采用的OFDM、MIMO和高性能（Turbo）信道编码模块上,传统的单核处理器已经难以满足LTE对数据处理能力的要求。目前市面上的LTE终端基带芯片产品大多采用多内核DSP的解决方案。在多内核DSP的设计过程中,验证成为了整个流程中工作量最大的部分, FPGA验证可以为设计提供一个实际的芯片工作时序,并能缩短仿真时间,成为了芯片验证过程中的关键验证手段之一。多内核DSP的FPGA验证要建立在相应的多FPGA验证平台上,本文在多内核体系结构研究基础上,以Mesh和交叉开关混合结构为基本架构,以四颗Altera EP2S180F1020C5N芯片为基础实现了多内核FPGA验证平台。本文完成的工作主要体现在以下几个方面: 1.调研了多内核处理器结构模型,多内核验证以及多内核验证平台的设计技术,为多内核FPGA原型验证平台提供了理论基础;2.以4颗EP2S180F1020C5N芯片基础,分别从电源、配置电路、外设、I/O、互连结构等系统对多内核FPGA验证平台进行了设计,最后通过PCB实物实现并调试通过;3.对LTE协议中有关Turbo编解码部分进行了解读,根据协议完成了基于LTE的Turbo编解码的浮点和定点化仿真,并提出了合理的算法并进行了仿真实现,完成了用于DSP实现的程序定点化处理以及为DSP设计提出相应的指令集建议;4.对DSP IP在FPGA上的验证做了初步工作。对单核在FPGA上的资源占用率进行了分析,Turbo译码运算量的初步估计,评估了多内核DSP在多内核验证平台上的验证以及Easecore进行Turbo译码测试的可行性,最后对DSP验证及性能测试方案进行了规划

关键词：多内核验证平台 Turbo 定点化 LTE

基于TNoC的追踪调试系统在基带芯片中的应用

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基于TNoC的追踪调试系统在基带芯片中的应用

作者：高浩雄西安电子科技大学

学位级别：硕士

由于MPSoC技术一定程度上缓解了性能需求与功耗之间的矛盾,已广泛应用于高性能SoC设计。然而,芯片复杂度和规模的提高也使得MPSoC面临巨大的验证、调试及测试压力。紧迫的芯片开发周期及不确定性错误的存在,使得仅依赖硅前验证很难保证... 详细信息

由于MPSoC技术一定程度上缓解了性能需求与功耗之间的矛盾,已广泛应用于高性能SoC设计。然而,芯片复杂度和规模的提高也使得MPSoC面临巨大的验证、调试及测试压力。紧迫的芯片开发周期及不确定性错误的存在,使得仅依赖硅前验证很难保证初次流片不出现缺陷和错误。因此在硅后利用调试技术快速发现和定位缺陷就至关重要。借助调试技术来发现和分析缺陷已成为减少调试成本和时间的关键。现有的追踪调试系统一般是基于多缓存仲裁和共享NoC的结构。随着MPSoC设计规模和复杂度的提升,现有方案已难以满足MPSoC多核实时追踪数据传输的带宽需求,并在带宽与调试设计开销之间存在深刻矛盾。为解决以上问题,本文引入了一种基于TNoC的片上追踪数据传输解决方案。本文首先分析了MPSoC发展对硅后追踪调试技术的需求,并对现有的硬件调试技术进行了总结。结合本人在实习期间参与的基带芯片项目,深入剖析了基于TNoC的追踪调试系统在其中的应用。从TNoC各组件的结构设计着手,研究了TNoC专用网络接口、通用网络接口等组件的设计和工作原理。通过引入统一的源端专用网络接口和MSRAM接口协议提高了调试结构的可扩展性和可复用性,并在源端专用网络接口中引入双缓冲器结构来提高追踪数据接收速率。同时对TNoC拓扑结构、包交换技术、端口数据缓冲策略、流量控制等进行了研究。通过介绍TNoC链路、IFL协议及TNoC数据包格式,深入分析了TNoC的设计和应用特点。针对信号级调试的需求,引入了一种新颖的监视器模块。该模块提升了监视信号选择的灵活性,更易满足并发调试要求。为满足MPSoC在不同调试场景下追踪数据进行灵活筛选、分类和存储的需求,引入了MBT模块。同时引入了基于deflate算法的追踪数据压缩模块以更有效利用存储空间,并研究了其设计实现。本文对两种调试系统结构、性能和面积进行了对比分析并得出以下结论:结构设计上,基于TNoC的追踪调试结构由于采用了统一可配置的专用网络接口,并得益于TNoC的分布式特点和通用网络接口对跨时钟域通信的支持等,扩展性和复用性得到明显提升。性能方面,通过性能仿真分析得出TNoC方案具有更高的性能优势,能更好地满足多核并发调试需求。面积方面,基于TNoC方案与基于多缓存仲裁的方案相比节省了63%的缓存开销,虽然逻辑开销有所上升,但总体仍节省了约35%的面积开销,有明显的成本优势。

关键词：多处理器片上系统片上网络追踪片上网络硅后调试追踪技术

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短距离无线数传基带芯片后端设计

短距离无线数传基带芯片后端设计

作者：李娇西安电子科技大学

学位级别：硕士

随着数字集成电路产业的迅猛发展,集成电路后端设计质量逐渐成为制约芯片良品率和生产成本的重要因素;随着集成电路工艺尺寸的不断缩小,集成电路芯片的应用领域不断扩大,目前在智能电子、可穿戴设备和医学上都有很广泛的应用。这些领域... 详细信息

随着数字集成电路产业的迅猛发展,集成电路后端设计质量逐渐成为制约芯片良品率和生产成本的重要因素;随着集成电路工艺尺寸的不断缩小,集成电路芯片的应用领域不断扩大,目前在智能电子、可穿戴设备和医学上都有很广泛的应用。这些领域的应用使得数字IC芯片不断向低功耗的方向发展。在保证芯片性能的情况下,如何将功耗降至最低逐渐成为当前集成电路设计的重点。在无线数字通信技术大发展的背景下,短距离无线数传技术由于具有功耗低、面积小、成本低及实现简单等优点,已经在社会生活的方方面面都得到了应用。本文根据课题组的科研项目,完成了一款基于短距离无线数传的基带芯片的后端设计,介绍了芯片后端实现的具体过程,并对在后端实现过程中遇到的问题以及笔者对后端流程的理解进行了详细的说明和深入的分析。本文着重进行了以下几个方面的工作:（1）介绍了逻辑综合原理和逻辑综合过程,并详细介绍了综合阶段的低功耗设计方法——门控时钟综合技术。应用门控时钟综合技术对短距离无线数传基带芯片进行综合,将综合后的功耗从52m W降低至38mW,功耗降低了27%。（2）总结了电路设计的时序要求,对静态时序分析（STA）原理进行了详细介绍,简单说明了STA所用的工具以及STA工具的使用方法。并给出了存在违例的路径的人工处理方法,成功的修正了后端工具分析中出现的时序违例问题。（3）对后端设计流程和版图设计工具进行了介绍,并使用Astro完成了短距离无线数传基带芯片的版图设计,包括芯片面积、电源的规划、时钟树综合、布局工作和布线工作,并简单介绍了工艺天线效应产生的原因及解决方法,修正了版图设计时出现的工艺天线效应。对版图设计后的网表和寄生参数文件进行静态时序分析,发现问题并修改网表,然后再修改的网表基础上用ECO方法修正了版图。最终版图面积为1.87mm×2.39mm。（4）简单介绍了形式验证原理、版图的物理设计要求。对短距离无线数传基带芯片的最终版图网表与RTL级网表做了形式验证;采用Calibre对最终的版图做了DRC和LVS,以确保流片的质量。（5）完成了流片后的裸片封装工作,并对芯片进行了功能测试,最终芯片满足了设计要求。本文围绕上述工作,对集成电路后端设计过程中的原理性知识、工具的运用和实际的操作方法等方面进行了全面的介绍。

关键词：逻辑综合低功耗静态时序分析版图设计 ECO方法

NGB-W信道估计二维维纳滤波算法研究及FPGA实现

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NGB-W信道估计二维维纳滤波算法研究及FPGA实现

作者：徐靖阳西安电子科技大学

学位级别：硕士

由于人们对于广播网络的需求越来越高以及通信技术的巨大发展,广播电视网、电信网和互联网之间的“三网融合”是电子信息技术发展的必然趋势。NGB-W(Next Generation Broadcast-Wireless,下一代广播电视网无线系统)系统是下一代广播电... 详细信息

由于人们对于广播网络的需求越来越高以及通信技术的巨大发展,广播电视网、电信网和互联网之间的“三网融合”是电子信息技术发展的必然趋势。NGB-W(Next Generation Broadcast-Wireless,下一代广播电视网无线系统)系统是下一代广播电视网的重要组成部分,同时具备了三网融合、可管可控可信、超高速带宽、双向互动架构的能力,促进了下一代广播电视网的快速发展。无线系统的关键部分之一就是无线信道,它与整个系统的性能息息相关,同时信道估计性能的好坏与接收机的性能好坏直接相关。目前NGB-W系统采用的主要信道估计技术是OFDM(Orthogonal Frequency Division Multiplexing,正交频分复用)技术下的信道估计,但是对于系统原型机的开发工作目前还有欠缺。因此对于NGB-W系统来说,进行基于FPGA的信道估计技术的研究,不仅可以对现有算法模型进行验证,而且对进一步开发系统原型机的工作也具有十分重要的意义。本文就是针对NGB-W系统的信道估计算法的FPGA硬件实现进行了研究,内容安排如下:(1)首先对NGB-W系统进行了简单介绍,同时说明了NGB-W系统中信道估计技术对整体性能影响,体现了它的重要性。然后对NGB-W系统构架及技术标准、OFDM技术等相关知识进行了阐述。最后进一步介绍了NGB-W广播无线网的信道传播特性,并为后面章节打下了基础。(2)研究了目前的信道估计算法。首先对导频进行了介绍,并且描述了目前NGB-W系统所采用的导频结构。然后详细叙述了两种基于导频的信道估计算法,LS(Least Squares,最小二乘)算法和MMSE(MinimumMean Square Error,最小均方误差)算法,并对两者的优缺点进行了比较。之后介绍了线性插值、高阶插值、维纳滤波插值三种目前主要的插值算法。最后重点介绍NGB-W系统目前所采用的两次一维维纳滤波算法,并利用CCSS平台进行了仿真,比较了两次一维维纳滤波算法与线性插值算法之间的性能,仿真结果表明两次一维维纳滤波算法相对于线性插值算法性能有较好提升且满足NGB-W系统的要求。(3)参照确定的二次一维维纳滤波信道估计算法进行具体硬件算法实现方案分析。首先对算法进行定点化分析,确定算法的定点化标准。其次拆分算法,将实际算法分为LS导频估计算法、时域插值算法、频域插值算法等部分,分别进行硬件实现分析,代码编写等工作。最后将各个部分实现算法进行整合,并利用Modelsim进行逻辑仿真,得到了符合实际设计要求的源代码。之后进行FPGA实际板上测试,在使用Quartus II完成编译综合后,将文件下载进入FPGA板中,将得到的结果与CCSS仿真平台所得浮点算法结果进行比较。最终对比结果符合NGB-W系统要求,最高工作频率可以达到126MHz,且可以同时支持PP1～PP5,2K/4K/8K/16K模式,确认了整个信道估计硬件设计的正确性。

关键词： NGB-W 信道估计两次一维维纳滤波算法 FPGA

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基于AMBA总线的DMA模块的设计与验证

基于AMBA总线的DMA模块的设计与验证

作者：耿剑波西安电子科技大学

学位级别：硕士

随着集成电路设计水品以及工艺水平的不断发展和进步，21世纪的今天，集成电路产业已经到了一个空前的水平，IC(Integrated Circuit)设计方法也不断发展，使得SOC(System On Chip)的设计方法被广泛地应用。在片上系统中，各种片上总线... 详细信息

随着集成电路设计水品以及工艺水平的不断发展和进步，21世纪的今天，集成电路产业已经到了一个空前的水平，IC(Integrated Circuit)设计方法也不断发展，使得SOC(System On Chip)的设计方法被广泛地应用。在片上系统中，各种片上总线架构也飞速发展，其中，AMBA总线架构由于其兼容性以及低功耗性等优点在众多总线中脱颖而出。并且随着芯片对于数据处理的数量和速度的要求不断提高，DMA(Direct Memory Access)技术被广泛应用于SOC中。DMA的出现，节省了CPU的工作量，提高了系统效率。本论文在AMBA总线架构的基础之上，提出并设计了一款片上系统模块DMA，文中对SOC技术、DMA技术以及常用片上总线协议做了简要分析，并且着重分析了AMBA总线结构和传输原理，在此基础上，对DMA的设计方案、结构以及原理做了详细讨论，并从RTL代码以及逻辑电路的角度详细分析并设计了DMA子模块，最后对DMA模块做了前仿、FPGA(Field Programmable GateArray)硬件实现和FPGA原型验证，最终完成DMA的设计和验证工作。

关键词：片上系统总线 AMBA DMA FPGA 原型验证