检索结果-南通市图书馆

作者：卢昊哈尔滨工业大学

学位级别：硕士

集成电路(IC)已经广泛的应用到社会生活的多个方面,然而随着集成电路的产业全球化,芯片也将面临来自硬件木马(HTH)等多方面的威胁。如果芯片被成功植入HTH,敌对方可以在特定时间启动木马,从而实现对于芯片功能的破坏或者机密数据的获取... 详细信息

集成电路(IC)已经广泛的应用到社会生活的多个方面,然而随着集成电路的产业全球化,芯片也将面临来自硬件木马(HTH)等多方面的威胁。如果芯片被成功植入HTH,敌对方可以在特定时间启动木马,从而实现对于芯片功能的破坏或者机密数据的获取,这毫无疑问将对军事系统、金融系统、交通安全、智能家居等领域造成极大的安全威胁。由于在设计时间插入的木马比制造阶段插入的木马检测难度更高,敌对者可通过修改目标IC的硬件描述语言或者门级网表来实现插入。一种常见的方式便是将木马嵌入到有限状态机(FSM)的冗余状态中。设计经过逻辑综合后,这些冗余状态将与原有状态一起整合到网表中,从而具有极高的隐蔽性。传统木马检测方式难以防御此种木马,从而对芯片用户造成严峻的安全威胁。为了更好的检测这种隐藏于FSM的木马,第一步要实现FSM的逆向工程。目前FSM逆向技术分为基于网表的逆向技术和基于侧信道信息的逆向技术两类。对于依赖于门级网表的逆向技术而言,首先需要借助电子探针的侵入式手段或者其他方式获取网表信息,然后对网表进行分析来实现FSM的提取。随着晶体管尺寸的缩小和芯片集成度的增加,此类技术实现更难、代价更高,而且破坏性的逆向技术无法确定同批次的其他芯片是否包含木马。基于侧信道信息的逆向技术不需要破坏芯片结构,而是通过收集芯片的功率、运行时序、电磁泄漏等侧信道信息来实现结构的逆向反演。该方式极大的降低了芯片用户逆向反演FSM的门坎,但是现有的侧通道技术往往以来昂贵的高精密仪器,且搜集的侧信道信息的精确度受限。扫描链作为一种广泛应用的可测试性设计,也可以作为一个访问芯片内部信息的侧信道。相比功率、电磁等信息,扫描数据可以准确反映电路内部寄存器的状态,这些数据具有更高的信息价值且它们的获取无需破坏芯片结构,方便了芯片用户以低成本的方式获取大量数据。综上所述,通过扫描数据来实现FSM的逆向工程具有较好的优势性和可扩展性,更有助于检测隐藏于FSM的硬件木马。基于此本文提出了基于扫描数据分析的状态寄存器识别技术研究。基于扫描数据的大数据分析的第一步是获取扫描数据。本文提出一种基于全扫描链的数据收集方案。全扫描扫描设计有两种工作模式分别是测试模式和正常工作模式,借助测试控制(TC)实现对于工作模式的切换。当TC=0时,待测芯片(CUT)工作在正常模式,扫描链不影响CUT的正常工作。当TC=1时,CUT工作在测试模式中,可以通过扫描输入(SI)来输入测试向量,并通过扫描输出(SO)获取测试响应。假设全扫描链的长度为n,通过将扫描链输出(SO)与扫瞄链输入(SI)首尾相连构成n位循环移位寄存器,可用于对于芯片连续工作状态的数据收集,具体步骤为:首先将TC置为低电平时,使扫描链进入一个时钟的正常工作状态,用于使得电路产生正常的寄存器数据,之后设置当TC为高电平,扫描链捕获这些正常的扫描数据,经历n个时钟将扫描数据通过SO完成导出。由于SI与SO相连,扫描数据通过反馈回路从SI输入扫描链,寄存器将恢复到模式切换之前的状态。此时便完成了第一轮扫描数据的收集,重复上述的步骤,直到收集到足够的扫描数据。本文提出了两种方案来实现对于状态寄存器的识别。第一种方案提出了寄存器序列相关性(coherency)概念。由于FSM作为上层设计,FSM的状态和跳转具有丰富的语义信息。这些状态之间的跳转轨迹并不是以一种随机的方式进行的。这些跳转轨迹在长周期或者短周期常表现出一定的规律性,这种规律性可以体现在两个状态寄存器中存在多次对应并且重复出现的字符串模式集。这种现象实际是状态寄存器作为同一个FSM的组成部分,协调完成一系列特定操作所导致的。为了定量的衡量这种关系,本文定义了寄存器序列的相关性概念,用于衡量任意两寄存器序列的规律性,并设计了一种独特的聚类方法来实现状态寄存器的识别。为了实现coherency的计算,首先需要构建一个字符串字典D用于存放可能重复的字符串集合,同时为了保证字符串集的合理性,这个集合由4-6 bits的序列遍历和从序列中随机截取的长序列组成。AC自动机被用于计算D中的字符串在序列中的起始位置和出现的频率。根据每个字符串的加权权重来实现对于序列的不重迭分割,最后对两寄存器按照不重迭分割模式来计算寄存器对之间的相关性。由于状态寄存器的协同特性,他们之间应该具有较高且相近的coherency数值,即一组可能的状态寄存器相互之间的coherency是簇内相近的,而不仅仅是单独的某两个寄存器的coherency是相近的。根据此我们设计了一种独特的聚类算法来对寄存器进行聚类,从而实现对于状态寄存器的识别。这种方法首先根据寄存器影响力(impact)对现有得寄存器相关性矩阵进行降维,选取一些相关性接近的寄存器对作为簇的起始种子,依据簇内方差最小和高相关性两个原则,每次为簇添加一个寄存器。当达到约

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防IC过量生产的主动式计量技术研究

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作者：杨燕哈尔滨工业大学

学位级别：硕士

随着IC行业和制造工艺的发展,芯片集成度越来越高。现在,数以亿计的晶体管可以被集成在一块芯片上,这大大增加了IC设计的难度和周期,导致IC设计公司投入的资金剧增,而且由于制造工业的改进也需要IC设计公司投入巨额的资金,所以越来越多... 详细信息

随着IC行业和制造工艺的发展,芯片集成度越来越高。现在,数以亿计的晶体管可以被集成在一块芯片上,这大大增加了IC设计的难度和周期,导致IC设计公司投入的资金剧增,而且由于制造工业的改进也需要IC设计公司投入巨额的资金,所以越来越多的IC公司由于难以承受资金上的压力选择将芯片制造外包给专门生产芯片的公司。所以IC行业逐渐由以前的自己设计自己制造的模式变成IC设计和制造分离的商业模式,商业模式的转变减轻了IC设计公司的资金压力,但是同时也带来了很多问题,比如芯片版权和安全问题。如果一款关系国防和军事信息的芯片被盗版的话,将会对国家造成巨大的损失和威胁。芯片设计公司将自己的设计交给代工厂进行生产,同时支付给代工厂一笔不小的费用,代工厂拥有该芯片设计的所有详细的制造信息,并且可以利用现成的掩膜版以很低的成本制造更多的芯片流入灰色市场来获利,这不仅给设计者造成了巨额的经济损失,也会导致一些信息安全问题。为了使设计者能够间接控制或者监控芯片后端生产过程,阻止芯片盗版和过度制造,IC计量技术被研究者提出用来解决这些问题。这项技术是通过主动或者被动的方式让设计者间接控制芯片的后端制造过程,从而达到阻止IC被过度制造的目的。按照实现机制的不同,可以分为主动的和被动的IC计量技术。在被动式计量中,每一个被制造的芯片都被一个独特且唯一的标识(ID)来明确标记了。设计人员需要检查市场上集成电路的ID是否与预先形成的数据库中的记录相匹配,从而查出未注册的芯片或被过度制造的芯片。一方面,这样的统计工作将花费设计者们很多时间和金钱,而且,不能保证所有制造的芯片是在线工作,这导致了统计结果的不完整。另一方面,被动式IC计量技术不能阻止过量生产的芯片投入正常使用。因此,研究者提出了一种主动式的IC计量方案,该方案不仅可以对芯片进行独特的标记,而且可以通过在芯片中嵌入锁的结构来主动控制芯片的解锁。每个芯片都有一个独一无二的不能克隆的解锁钥匙,并且只有设计者才有这把钥匙。生产出来的芯片功能是被锁定的,不能进行测试封装和进入市场。只有代工厂从设计者那里获得正确的解锁钥匙之后才能解锁芯片,进行后面一系列的工序,然后流入市场进行使用。即使代工厂生产合同要求的数量之外的芯片,因为制造出来的芯片功能是被锁定的,所以没有设计者给的正确的解锁钥匙的话,这些芯片也是不能正常工作,从而不能进行交易和使用的。所以,主动式的IC计量技术能够阻止芯片被过度制造和盗版,能更好的保护设计者的知识产权。主动式的IC计量技术不仅能唯一地识别芯片,还能使芯片的功能在解锁之前只被芯片设计者访问。所以,主动式的IC计量技术比被动式的IC计量技术能更好地保护设计者的知识产权。根据实施机制,可进一步分为内部的主动式IC计量技术和外部的主动式IC计量技术。在内部主动式IC计量技术中,在芯片设计的功能规范上实现芯片的锁定和解锁机制。有限状态机(FSM)设计被用来实现内部主动式计量方案,通过在原始设计中的FSM中添加若干状态,使得上电状态在这些添加的状态中,从上电状态到复位状态需要输入正确的序列。然而,添加状态的数量应该不少于制造的芯片数量。许多附加的状态和相关的转换会增加FSM的复杂性,也会导致较大的面积开销。而且这种通过FSM来实现的计量机制虽然上电状态不同,但是都会到一个统一的状态,所以,这类机制有一个统一的入口或者说统一的解锁标志,这将会泄露一些重要的设计信息或者被攻击者直接旁路掉添加的状态。另外,由于额外的面向安全的设计是在设计前端上实现的,因此由内部主动计量引入的性能开销可能很高,并且难以控制。在提出的主动IC计量中,为了使每块芯片的钥匙唯一,通常将芯片的ID用来计算出解锁的钥匙。芯片中的ID通常用物理不可克隆函数(PUF)来产生,但是PUF电路会随着环境温度,电压等外界因素变化,会导致原来的钥匙失效。外部的主动式IC计量方案是在组合电路中非关键路径上加异或门或者其他的逻辑门,但是这会导致时序上的开销。如何更好地权衡安全性和设计开销被设计者们忽略。如何能更好地解决现有的计量方案的这些不足或者提出一种更好的计量机制更好地保护知识版权是现在的一个热点研究问题,同时也是一个难点。在本课题中,两个主动式的IC计量方案被提出来克服现有的计量方案的一些缺点。首先,一种新的外部的主动式IC计量方案将在本课题中被提出,旨在减少现有外部的主动式IC计量技术使用非对称加密电路带来的巨大的面积开销和提高对典型攻击的抵御能力。该方案主要包括基于PUF的钥匙生成模块、基于PUF的钥匙安全提取的改进型的FSM设计、锁的结构部分和控制器四个部分。在详细介绍该方案之前,我们先说明一点,由于芯片的设计越来越复杂,导致了制造出来的芯片出故障的概率大大增加,所以对芯片的测试已经成了一项必不可少的工序,为了提高芯片的测试效率,扫描链结构已

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基于pay-per-use机制的FPGA知识产权保护技术研究

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作者：孙佩琦哈尔滨工业大学

学位级别：硕士

现场可编程门阵列(FPGA)作为重复可编程逻辑器件,在过去的几十年中被广泛应用于大多数数字系统的开发。与专用集成电路(ASIC)相比,FPGA具有密度高、可重复编程的灵活性、非重复性工程成本(NRE)低、产品上市时间快等优点,这些优点使FPGA... 详细信息

现场可编程门阵列(FPGA)作为重复可编程逻辑器件,在过去的几十年中被广泛应用于大多数数字系统的开发。与专用集成电路(ASIC)相比,FPGA具有密度高、可重复编程的灵活性、非重复性工程成本(NRE)低、产品上市时间快等优点,这些优点使FPGA成为医学、通信、消费电子、军事装备等各种应用领域流行的设计平台,但也同样导致FPGA成为剽窃盗版的主要目标。随着半导体工艺技术的快速发展,集成电路(IC)设计复杂度不断提高,这使得单一主体在FPGA上设计一个完整的高级的功能系统成为一项几乎无法完成的任务。因此,可重用的知识产权(IP)设计模块被广泛应用于越来越复杂的FPGA开发平台,以减轻设计人员的工作负担,提高设计效率并缩短设计开发的周期。然而,流行是把双刃剑,IP核的普及流行在为集成电路设计开发带来便利的同时,也同样为IP侵权打开了方便之门。FPGA或IP设计是由字符串表示的,这些字符串也被称为比特流,因此通过窃听等手段复制有价值的设计是容易实现的。仿冒ASIC是一项耗时、费力、且价格昂贵的工作,相比之下,盗取和复制配置比特流则相对简单,因此FPGA成了这些恶意窃贼的主要目标。不幸的是,近年来,IP盗版情况愈演愈烈,并造成了许多严重的后果。日益严重的盗版现象不仅会降低正品盈利及所占市场份额,给供应商和设计者造成巨大的经济损失,还会对品牌信誉造成巨大损害,更会严重打击设计者的积极性甚至影响整个行业的发展。因此,如何才能有效地遏制IP盗版现象是亟待解决的问题,也是FPGA和IP设计者的迫切愿望及巨大挑战。另一个需要考虑的问题是,目前IP核的商业交易模式需要用户为无限制的使用预先支付大量的许可费用,这削弱了FPGA的低NRE优势,并且IP有可能被滥用。此外,对于低到中等规模的开发系统,按次付费的许可模型更加实用,因为它们仅需为要使用的设备支付少量费用代替昂贵的预付费用。本课题立足于实际的应用价值,旨在提出有效的方案以弥补现有保护机制的不足,并以可接受的低开销实现更好的安全性。目前针对FPGA IP的盗版方式有多种,其中克隆、逆向工程(RE)和恶意篡改已成为开发人员关注的主要安全问题。克隆是最常见的安全漏洞,通过非法窃听等手段盗取的未经保护的明文比特流可被直接用于配置其他FPGA芯片,而无需按照规定支付相应的许可费用。RE是指原始的明文比特流可被逆向工程至网表级,从而暴露有价值的设计信息。篡改指的是恶意的攻击者可能通过修改比特流以达到未经认证地使用有价值的设计、泄露秘密的设计信息、甚至扰乱正常功能等目的。为了抵御设计被剽窃的风险,很多先进技术随之被提出。现有IP保护机制主要分为以下几类:基于签名的机制通过在IP核中嵌入加密签名(例如水印、指纹)来表示所有权;基于比特流加密的方法是目前最流行的IP保护技术,主要通过使用用户定义的密钥对明文比特流文件进行加密,并在载入FPGA时利用存储在非易失性存储器中的相同密钥对其进行解密,很多高端商用FPGA系列均提供此服务;基于绑定的机制是指在特定FPGA平台上绑定IP,以限制被保护的IP只能在授权的设备上使用。虽然这些技术已经在学术界和产业界进行了相当长时间的广泛研究,它们仍然存在一些各自不同的局限性以及需要解决的安全缺陷。基于数字签名的机制属于被动保护技术,并不能主动防止IP核被非法复制及滥用;基于加密的机制只能保护单一的FPGA设计而不能保护单独的IP核,同时加密模块的引入会导致很大的开销,因此不适合于资源受限的应用场景,而且由于其永久的解密秘钥存储可能引入安全隐患;近年被提出的基于PUF和状态机结合的方案属于主动保护技术,也是首个基于非加密的保护机制,并能提供使用一次授权一次的模型,可以有效解决前两种机制引入的缺陷,但其自身也存在一些普遍的安全性问题。首先,该方案选取了较小的加锁结构,这不仅不能提供足够的安全性,此情况下得到的低开销也不具备参考价值。并且,针对蛮力攻击的安全级别,总是被简化为最小子集的安全性,该绑定方案将PUF信息分解为独立的小子集,每个子集用于控制状态机每一步的转换,如果每个子集部分PUF信息很短,攻击者很容易在相当长的时间内推断出来正确的PUF响应,这大大降低了蛮力攻击的难度。但如果使用较长的PUF序列来控制状态转移,那么添加至原始FSM的状态数量将成指数增加,这无疑会增大改造状态机的难度并引入很大的开销。所以,该方案无法实现安全性和设计开销之间的适当折衷。此外,我们发现该方案在解锁完成所有转移之后,状态总是会跳转至原始FSM同一个明显的初始状态,这一设定可能被攻击者利用来旁路掉整个加锁结构以实现非法使用。PUF,即物理不可克隆函数,是一种激励响应映射机制,通过提取芯片制造过程中造成的不可预测不可控制的差异,来生成每个芯片独有的信息。自从第一次引入PUF概念以来,各种各样的PU

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抗SAT攻击的IC计量技术研究

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作者：孙韬智哈尔滨工业大学

学位级别：硕士

近年来，工艺技术的进步促使集成电路（IC）的集成度和设计复杂度不断提高，甚至超过了摩尔定律的预测。诸多集成电路厂商不得不摒弃以往的IDM（IntegratedDesignandManufacture）商业模式而追求一种更高效的商业模式。水平化的半导体... 详细信息

近年来，工艺技术的进步促使集成电路（IC）的集成度和设计复杂度不断提高，甚至超过了摩尔定律的预测。诸多集成电路厂商不得不摒弃以往的IDM（IntegratedDesignandManufacture）商业模式而追求一种更高效的商业模式。水平化的半导体商业模式应运而生。该模式下，集成电路设计人员只专注于芯片设计而将芯片制造的业务外包给代工厂商完成。这种水平化的模式让芯片产业分工更加细化，也使得各生产部门可以专注于自己领域技术迭代更新，从而促进了芯片上市时间的缩短。此外，芯片设计公司无需承担芯片制造的高额开销，这就大大降低了芯片的设计和研发的门槛。然而，水平化的商业模式也导致了设计公司和代工厂商之间的不平等关系。设计公司须交付给代工厂商完整的芯片版图文件，但设计者却无法掌握芯片生产制造过程中的情况。如果代工厂商私自过量生产芯片，这不但给芯片设计商造成了巨大的经济损失，而且还会引起一系列的安全问题，甚至对国家安全造成极大威胁。因此，如何保证芯片不被过量生产从而保护芯片设计商的知识产权，是亟需解决的问题。　　为了防止芯片的过量生产，人们提出了IC计量技术，通过计量生产的芯片数目实现对IC产权的保护。依据实现机制，IC计量技术可以分为被动式计量技术和主动式计量技术。被动式计量技术中，每块芯片都添加了唯一标识，人们通过将芯片标识与数据库数据比对来判断芯片是否被过量生产。然而，被动式计量技术并不能阻止过量生产的芯片流入灰色市场。主动式计量技术则可以实现对芯片的远程启用/禁用，从而更有效地保护芯片设计者的产权利益。现有的主动式计量技术通常使用组合逻辑锁定技术实现对芯片功能的混淆。然而，基于布尔满足性（SAT）的攻击却可以在合理时间范围内破解组合逻辑锁的密钥。因此，本工作提出实现一种抗SAT攻击的计量方案。　　现有的SAT攻击基于下面两个前提：（1）攻击者需要获取完整的电路网表;（2）攻击者需要通过激活的芯片获取正确的输入输出对，这些输入输出信息又被称为“神谕”。为了抵御SAT攻击，人们分别从（1）限制SAT攻击效率;和（2）阻止攻击者获取“神谕”信息入手。逻辑锁方案Anti-SAT利用互补的与门树和与非门树做组合对输出进行处理，使SAT攻击者无法利用可区分输入对（DIP）区分出导致输出错误的密钥位，SAT攻击过滤错误密钥的效率因此大大降低。但是这种改进方案易遭受移除攻击。另一方面，由于攻击者只能依赖扫描链获取芯片组合电路的输出，一些方案考虑通过混淆或阻塞扫描链输出，阻止攻击者获取“神谕”。但是随后提出的Scan-SAT技术对现有的扫描链锁定方案提出了巨大的挑战。　　本文提出一种新的抗SAT攻击的IC计量技术。由于芯片的制造测试与芯片是否正常执行功能无关，因此，我们提出“芯片正常工作时，密钥可正常解锁芯片;测试时，锁定功能设计部分，使芯片处于功能混淆状态。”这样，攻击者根本无法借助扫描链在测试模式下获取神谕数据，因此将无法实现SAT攻击。　　实现的IC计量方案主要包括以下几部分的设计：逻辑锁设计，PUF设计，PUF响应安全提取和控制模块四个部分。逻辑锁设计主要实现组合逻辑输出数据的混淆。考虑到逻辑锁设计同时可为PUF响应安全提取设计所复用，方案基于混淆部分扫描单元的正常数据输入实现逻辑锁设计。因为扫描链单元的正常数据输入就是组合逻辑的输出数据，为了混淆，可以选择部分扫描单元，将它们的数据输入端两两相互对调。这不仅混淆了组合逻辑的输出数据，同时还能维持原设计的可测试性。具体设计中，首先要选择一些扫描单元，这里设计了一个算法，确保当每对扫描单元进行输入数据互换时，原有电路的可测试性不受影响。除此之外，算法还通过在不同输入下待测试节点的输出变化对待测试节点进行分类，为后续PUF响应的推演提供了信息。选定的扫描单元单元的数据输入端添加一个4选1多路选择器为扫描单元提供输入。方案设计控制模块来区分电路当前的工作模式。正常模式，当存储在非易失性存储器中的密钥与芯片PUF响应共同决定的信息正确时，芯片正常工作，否则电路处于锁定状态。测试模式，PUF响应直接控制多路选择器，部分扫描单元作无法获取正确数据，扫描链将被设置捕获“错误”的电路响应。因此，攻击者无法通过扫描链获取电路正常工作时的输出数据，从而无法基于SAT攻击实现密钥的推演。由于VIA-PUF完美的可靠性和良好的独特性，方案引入了VIA-PUF用于生成唯一的ID，PUF响应的独特性保证了每块芯片都有一把独特的开启电路逻辑锁的“钥匙”;由于PUF响应决定了最终计算的解锁信息，因此，PUF响应必须进行安全的提取，即：除了芯片设计者，其他人无法实现PUF响应提取。为了降低设计开销，这里复用了逻辑锁设计来实现PUF响应的安全提取。选择两组特定的测试向量输入电路，并记录两次的输出。由于在测试时由两比特的PUF响

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防故障注入攻击的FSM状态寄存器安全设计研究

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作者：王子铭哈尔滨工业大学

学位级别：硕士

随着集成电路IC行业和制造工业的发展,加密芯片已经广泛应用于各个领域。它具有保护密钥和信息的能力,它保证了只有合法的使用者才能通过加密芯片进行数据交互。目前,已经有多种恶意攻击方案来攻击加密芯片从而破解密钥,有些恶意攻击者... 详细信息

随着集成电路IC行业和制造工业的发展,加密芯片已经广泛应用于各个领域。它具有保护密钥和信息的能力,它保证了只有合法的使用者才能通过加密芯片进行数据交互。目前,已经有多种恶意攻击方案来攻击加密芯片从而破解密钥,有些恶意攻击者并不需要合法的授权就能获得敏感信息。一般的,我们将这类旁路攻击大致分为两种,一种是被动式的攻击,另一种则是主动式的。在被动式的旁路攻击中,常见的有时间攻击法、功耗分析法、电磁攻击法等等。攻击者可以通过功耗统计图上区分出AES高级对称加密算法迭代的轮数,从而对加密芯片的密钥进行破解。被动式的旁路攻击一般都需要攻击者采集大量的信息,重复大量的实验操作,之后还需要对采集的数据进行分析与统计。重复并大量的数据的采集和分析使得攻击者望而却步。所以被动式的攻击方式逐渐被其他更有效的攻击方式所取代。而主动式的攻击方式摒弃论了繁杂的数据采集,能够实现对芯片进行恶意攻击来获取敏感信息。其中,故障注入攻击是最典型的攻击方法,它是指攻击者通过改变芯片工作的外界环境,在芯片工作中引入故障。之后,攻击者可以通过分析错误的引入故障的结果来破解密钥。故障注入攻击不仅使得攻击者具有主动攻击芯片的能力,之后在进行密钥分析时,与功率分析、时间分析、电磁分析相比大大缩小了密钥搜索的范围。从这个角度讲,故障注入攻击无疑给加密芯片带来了非常严重的威胁。现有的故障注入技术和解决方案,大多是在芯片的数据路径进行分析。攻击者一般是通过故障注入改变芯片的中间计算结果,再利用差分分析方法(DFA)进行密钥分析。例如,在AES加密过程中,攻击者可以采用紫外光线(UV)改变一个/多个比特在中间迭代计算结果中。但是,研究者发现在控制路径实则存在着更大的安全性漏洞,攻击者可以因此改变整个加密芯片的加密流程,从而获得想要的加密过程与结果。在加密芯片中,FSM有限状态机是整个芯片的控制单元,它具有控制芯片内部信号以及芯片的特定操作。以AES为例,FSM决定着芯片具体的加密流程,所以FSM的重要性不言而喻。目前已经被证实,FSM也会遭受到故障注入攻击。攻击者已经通过在蒙哥马利阶梯算法的FSM中引入故障,从而破解密钥。一般的,攻击者可以通过建立时间违规或者过早锁存在FSM的状态寄存器中引入故障,这些可能会导致状态的错误跳转,从而导致芯片的中间加密结果提前暴露。攻击者一般可以通过超频、低电压供应和加热芯片来实现这些时序上的故障。这些攻击方式与光攻击,紫外线攻击和聚焦离子术(FIB)等高精度的攻击数据路径的攻击方式相比不仅价格低廉而且高效。所以这些故障注入攻击方式对加密芯片的威胁更大,也是本文的重点研究对象。实际中,FSM是一种时序结构,由寄存器及寄存器之间的组合逻辑实现,其中寄存器一般是受是时钟信号触发。状态机中状态寄存器的值非常重要,它代表着芯片当前运算状态也决定了最终的运算结果。如果状态机在进行状态跳转时,出现状态跳转错误,可能会导致加密芯片加密结果错误或者中间迭代计算结果提前暴露。为了保证芯片的FSM中的状态能够正常跳转,有研究者提出对状态跳转进行检测和保护,他们提出保护FSM中重要状态,只有被授权的状态才能够访问这些重要状态。以及之后的研究者,提出对整个FSM的保护,将所有的状态跳转进行存储,从而禁止了不合法的状态跳转。但是这些防护手段只是从状态跳转的角度出发进行防护,对于有些合法性的攻击无法进行防护,并且没有在源头对状态错误跳转进行检测与纠正。在本文中,为了防止时序违规而导致状态寄存器值锁存错误的现象,我们提出一种新型的状态寄存器。这种状态寄存器可以检测是否出现时序违规现象,并且在建立时间违规情况下,也能够使得状态寄存器获得正确的值。当状态寄存器存在时序约束违规时,我们发现正确的值可能会在原始时钟信号之后才到达。所以我们提出加入并行的主锁存器,在原始时钟时钟信号来临后,还能够进行多次采样。并且值得注意的是,在低功耗或者加热的故障情况下,逻辑毛刺已经变得不可忽略。显然的,仅仅依靠两个并行的主锁存器,并不能保证纠正正确。所以针对这种情况,我们提出利用三个主锁存器来实现检测,三个主锁存器的值经过选择器进行三选二输出的值来代替原来的主锁存器的输出。这三个主锁存器分别由不同的延迟时钟信号控制并且是在低电平导通,原始寄存器是由原始时钟控制,其他两个锁存器由不同延时的时钟信号控制,分别是1/2时钟周期延时和3/4时钟周期延时。所以,无论故障发生在1/2时钟周期前还是后,都能够进行纠正。当出现时序错误时,尽管原始寄存器锁存到了错误的值,但是其他两个并行的主寄存器可能锁存到了正确的值。我们可以通过比较三个锁存器的值,来检测是否出现时序违规。为了防止混淆过早锁存和正常状态跳转,我们将分别对三个锁存器的值进行分析。在原始时钟上升沿来临之后,如果出现过早锁存现象,与正常跳转相比,下一状态会提

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抗扫描旁路攻击的安全扫描链设计研究

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作者：骆彦辉哈尔滨工业大学

学位级别：硕士

可测试性设计技术已经广泛地应用于集成电路测试领域以提高测试效率。在可测试设计技术中,扫描设计是最重要的实现手段。扫描设计可以有效提升被测电路的可控制性和可观察性并且使得更高效的组合自动测试向量生成工具为时序电路生成测... 详细信息

可测试性设计技术已经广泛地应用于集成电路测试领域以提高测试效率。在可测试设计技术中,扫描设计是最重要的实现手段。扫描设计可以有效提升被测电路的可控制性和可观察性并且使得更高效的组合自动测试向量生成工具为时序电路生成测试数据从而加速测试过程。但是扫描设计却是一把双刃剑,它在为被测电路提供高可测试性的同时也引入了安全性问题。尤其是对于加密芯片而言,扫描链已经被作为一种侧信道工具用以探测芯片内部的状态从而破解加密密钥。为了有效抵抗扫描旁路攻击,人们已经提出了很多相应的安全扫描设计方案。其中,基于扫描乱序的安全设计是一种重要的实现形式。本文针对这种设计,从一次有效的扫描旁路攻击是否依赖于某种特定的扫描测试顺序的角度进行了安全性分析。通过分析可以发现,扫描旁路攻击的有效实施并不依赖于此。本文以最近提出的随机乱序扫描设计方案为例详细介绍了攻击者如何在扫描乱序的情况下有效破解密钥。在此之后,本文指出扫描旁路攻击不依赖于某种特定扫描测试顺序,基于扫描乱序的设计方案也不再安全。本文提出了两种可以有效抵抗所有已知扫描旁路攻击形式的安全设计方案。第一个方案主要机制是通过阻断加密密钥参与加密操作从而防止加密信息的泄露。该方案在测试模式下时会实施密钥阻断操作,并且在检测到电路从正常工作模式切换到测试模式时会将所有敏感的信息进行复位清除。第二个方案通过扰乱扫描数据以达到安全设计的目的。在该方案中,一部分可扫描寄存器的工作状态受控于一个额外插入的移位寄存器。如果该移位寄存器不能够得到正确的密钥配置,那么在测试模式下时它所控制的那些可扫描寄存器将会工作于正常工作模式的状态而非测试模式。在这种情况下,扫描输出的数据不仅包含一些正常扫描单元中的状态还包括有这些处于“正常工作模式”下的扫描单元从组合电路部分捕获的数据。显然,这些观察到的混乱数据将无法用于破解密钥。本文所提出的两种设计方案都可以有效抵抗已知扫描旁路攻击,且具有引入面积开销小、对可测试性没有影响的优点。在提出的基于扰乱扫描输出数据安全设计方案中,所有修改过的特殊扫描单元都是由插入的移位寄存器中某一位数据单独控制。这一特点使得“分而治之”的攻击方法成为一种可能。基于此,本文提出了可以有效破解该安全设计方案的攻击方法。为了有效抵抗这种全新的攻击形式,本文提出了一种改进型的扰乱扫描输出安全设计方案。在该方案中,移位寄存器中任意一位数据的错误都将导致整个移位寄存器处于反馈循环状态。这样就从根本上遏制“分而治之”的破解方法。本文研究了现有的扫描旁路攻击和安全扫描设计方案的原理和具体实现,并且对其优缺点进行了比较。本文对基于扫描乱序的安全设计方案进行了分析并提出了两种可以有效抵抗所有已知扫描旁路攻击的安全扫描设计。针对初始扰乱扫描输出数据安全设计的不足,本文提出了一种全新的攻击方法。在最后,为了有效抵御这种最新的攻击方案,本文提出了一种改进型的扰乱扫描输出安全设计方案。在本文中所提出的安全设计方案均引入了很小的面积开销,并且对电路的可测试性不造成影响。以后的研究工作将会围绕如何使得每个芯片独享自己的安全密钥以及扫描安全设计与物理不可克隆函数结合的实现展开。

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基于忆阻器的D触发器设计及其在扫描链设计中的应用研究

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作者：常振兴哈尔滨工业大学

学位级别：硕士

在大多数的电子系统中,由于供电意外关闭造成数据丢失的情况时有发生。尤其随着信息技术的快速发展,电子系统承载的数据规模不断增大,数据丢失可能会造成巨大的经济损失,而且中断后恢复数据难度大,需要耗费大量的时间和金钱。采用先进... 详细信息

在大多数的电子系统中,由于供电意外关闭造成数据丢失的情况时有发生。尤其随着信息技术的快速发展,电子系统承载的数据规模不断增大,数据丢失可能会造成巨大的经济损失,而且中断后恢复数据难度大,需要耗费大量的时间和金钱。采用先进的数据保护技术可以大大减少中断带来的风险。如何解决意外断电或者供电不稳定时的数据丢失问题也成为近些年的重要研究课题。目前主流的解决方案是利用数据备份技术,将运行数据保存在非易失性存储器中,从而最大限度地减少因电源中断造成的负面影响。然而这种数据备份技术,数据保存过程复杂,数据传输速度受系统结构与存储类型限制。随着新型非易失性器件的出现,这种问题有了新的解决方案。触发器是构成时序电路的基本逻辑单元,也是计算机,通信和其他类型数字电子系统的重要单元电路。触发器是典型的易失性器件,在电源中断的情况下,存储在触发器中的数据将消失。如果触发器具有非易失性,即掉电后依旧能够保持掉电前的状态,则整个系统也可以实现瞬态的数据恢复。随着各种非易失器件的兴起,研究者们提出了各种基于新器件的触发器电路使触发器具有非易失功能。其主要思想是在断电时将触发器内容存储在非易失性电路中,上电后从非易失性电路中恢复。这些方案或是将CMOS触发器与非易失性电路级联,或是将具有读写电路的非易失性电路插入触发器电路中,均引入了非易失性保持电路和相应的控制电路,用于读取和写入触发器状态。这些额外添加的电路不仅加剧了电路设计的难度,而且或多或少损害了原始触发器电路的性能。忆阻器作为一种新型的纳米级非易失性器件,具有结构简单、同CMOS电路兼容、可集成性高、功耗低、速度快等特点,被称为最有可能代替CMOS的下一代半导体器件。将忆阻器用于触发器设计能够以较低的成本实现其非易失功能。根据忆阻器的这些特性有研究者提出基于忆阻器的触发器设计方法。除了插入非易失单元电路和相应控制电路的做法,有研究者提出了一种全新的思路。这些设计打破了常规D触发器的设计结构,从功能出发实现了新的D触发器电路设计。通常D触发器是指边沿D触发器,由两个工作在相同时钟不同电平下的D锁存器组成。D锁存器是构成D触发器的最小电路单元。该方法通过设计忆阻器D锁存器电路,从最小单元使得电路具有非易失性,从而构成的D触发器也将具有非易失性。与传统的D锁存器设计相比,基于忆阻器的D锁存器设计在引入非易失性功能的同时结构更简单,使用器件更少,基于忆阻器的设计具有更小的面积开销。但目前这两个设计存在忆阻器状态转换时间过长,或对不稳定输入信号敏感等缺点。为了克服这些缺点,并继承以上设计的优点。本课题提出了一种改进的忆阻器D锁存器设计方案,并基于此提出了一种新的D触发器设计。由于传输门结构具有更好的抗电压损失以及更快的开关速度,所以我们用传输门代替单个MOS管来实现基于忆阻器的锁存器设计。由于两个互补反接的忆阻器结构在使用过程中状态变化需要时间久,所以我们采用单个忆阻器的设计结构。该改进的D锁存器电路克服了由于阈值损失带来的负面影响,并且可以在相同的供电情况下能够以更快的速度保存电路状态。在此基础上,我们提出了基于忆阻器的D触发器设计,在引入非易失功能的同时支持更高频率的时钟,从而适用于对高速度电子系统。通过Hspice进行功能仿真,我们提出的D触发器在时序性能上优于传统D触发器和其他基于忆阻器的非易失性D触发器,面积开销上仅比被改进前的忆阻器D锁存器组成的D触发器略大,但改进设计支持更高的时钟频率,对不稳定的输入信号具有更好的抗性。非易失性器件的引入以及电路结构的简化使得功耗也在一定程度上得到了优化。随着大规模集成电路技术的发展,当前每块芯片集成的晶体管数数以亿计,以Kirin980为例,7 nm工艺下在1分钱的尺寸大小上集成了69亿晶体管。随着IC的规模和复杂度急剧增加,可测性设计已经变成电路和芯片设计的重要组成部分。可测性设计(DfT)通过扫描链提高内部电路的可控制性和可观察性,从而降低电路的测试难度,提高电路测试效率,降低测试成本。在扫描设计中,电路中原有的D触发器被全部或部分地替换为扫描单元,这些扫描单元依次相连构成扫描链。被测电路中某些节点的逻辑值可以通过扫描链进行捕获或者修改。扫描链有两种工作模式,由测试控制信号TC控制在测试模式和正常模式之间进行转换。然而,被测电路在测试期间的功耗是正常模式下的两倍以上。这种额外的功耗会对被测电路的可靠性产生严重影响,甚至引起电路损坏,从而导致经济和产量损失。电路的功耗主要包括由于漏电流引起的静态功耗和由于开关活动引起的动态功耗,其中后者占主导地位。功率优化方法旨在减少电路中的开关活动。修改扫描触发器设计是一种常用的功率优化方法。新兴的忆阻器技术为低功耗可测性设计提供了新的解决方案。扫描触发器是一种典型的扫描单元,由一个多路选择器与D触发器级联而成。如果扫描链

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旨在防伪造的主动式IC计量技术研究

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作者：钱学森哈尔滨工业大学

学位级别：硕士

随着半导体制造工艺的发展,如今,人们已经可以将数以亿计的晶体管集成在一块芯片上,集成电路(IC)的设计复杂度也随之迅猛提升。用于芯片制造的资金投入也迅速攀升。在这种情况下,越来越多的公司选择将自己设计的芯片交由代工厂进行生产... 详细信息

随着半导体制造工艺的发展,如今,人们已经可以将数以亿计的晶体管集成在一块芯片上,集成电路(IC)的设计复杂度也随之迅猛提升。用于芯片制造的资金投入也迅速攀升。在这种情况下,越来越多的公司选择将自己设计的芯片交由代工厂进行生产制造。该模式促进了芯片设计公司和代工厂各司其职,各自做自己最擅长的事。然而,这种不对称的生产模式也导致了很多安全及知识产权的问题。当设计公司将他们的设计提交给代工厂进行生产制造时,设计公司并不能够有效控制芯片生产数量,因为在生产制造过程中,代工厂已获得该芯片的所有制造信息。这种IC设计者与代工厂之间的不对等的关系给设计者带来了诸多不利。为了能够使设计者有效的控制芯片的后端生产,研究者提出了IC计量技术,这项技术能够使得设计者通过主动或被动的措施,避免这种过量生产的问题。根据工作机理,现有的计量技术可以分为被动式IC计量技术与主动式IC计量技术两种。被动式IC计量技术是指给每一块生产出来的芯片分配一个独特唯一的ID,并将这些ID记录在数据库中。如果测得一块芯片的ID没有在数据库中或者两块芯片有一样的ID,那么就可以认为代工厂过量生产了芯片。但这种技术仅仅能检测到过量生产的芯片,而过量生产的芯片依然能够正常使用。并且,需要花费的大量精力去检测和统计市场上是否有过量生产的芯片。而主动式IC计量技术不仅给每块芯片分配了一个独特的ID,并且给芯片加了一把锁。当将设计描述交给代工厂进行生产后,芯片制造出来之后是锁住的,不能正常工作的。这些制造出来的芯片必须从设计者手中获取相应的独特钥匙,并对芯片进行解锁激活后才能进行后续的测试、封装以及流向市场。从而,即使代工厂多生产了芯片,这些芯片也是不能通过测试以及流向市场的,因为这些多生产的芯片没有设计者提供的独特钥匙。因此,主动式IC计量技术能够更好的保护设计者的知识产权。通过以上对比,我们知道主动式IC计量技术能够更有效的保护设计者的知识产权。根据主动式IC计量技术的加锁机理的不同,可将主动式IC计量技术分为外在式IC计量技术和内在式计量技术两种。然而,现存的主动式IC计量技术不管在开销上还是安全性上都有一定的不足。在外在式的主动计量机制中,首先,并没有很好的克服ID生成器的稳定性不足的问题。因为目前物理不可克隆函数(PUF)多用于ID的生成,而PUF响应总是随着环境温度以及电压的变化发生变化,而ID又与芯片的钥匙相关。如果芯片的ID发生变化,将导致原来的钥匙失效。其次,现存外在式的加锁机制多为在组合逻辑电路的非关键路径上插入异或门,然而这种加锁机制可能给电路的时序造成影响。在内在式的主动式计量机制中,目前,主要通过扩展原始设计中的FSM实现加锁设计。然而,这种计量机制中,由于解锁时从额外增加的状态回到初始复位状态的入口单一,如果,攻击者识别出这个复位状态并通过入侵式的攻击方法,并旁路掉额外增加的状态,使得电路直接上电到初始复位状态,这将导致该保护方案失效。如何克服主动式IC计量技术的不足,这是现今这个课题的研究热点以及难点。在本课题中,我提出了两个新的主动式计量机制,不仅能帮设计公司保护他们的知识产权,并且能有效的克服以上这些主动式IC计量技术中的缺点。本课题首先提出了一个新的外在的主动式IC计量机制。在该机制中包含三个部分,锁的机制,钥匙产生机制以及控制部分。在介绍加锁机制前,我们先了解一下扫描链结构,我们知道,为了提高芯片的测试效率,扫描链结构已经广泛应用于芯片设计。扫描链主要是通过把电路中原有的D触发器转变成扫描单元并将这些单元连接而形成。扫描单元有一个控制工作模式的tc端口,当测试控制端tc=0时,扫描单元工作在测试模式,扫描链传输测试数据;当tc=1时,扫描单元工作在正常模式,其功能等同于原始设计中的D触发器。由此可见,tc端口可以用于控制电路中时序器件的工作模式。基于此,我提出了基于对扫描单元的tc端口的加锁实现机制。具体来说,在扫描单元的tc端口和系统的测试控制信号TC之间,可以插入一个反熔丝结构,该反熔丝受控于输入钥匙和正确钥匙的比对结果。两钥匙一致,反熔丝结构导通,扫描单元的tc信号可正常受控于系统的TC信号。否则,扫描单元的tc信号处于混乱状态,在正常工作时,不能作为D触发器正常工作,整个电路工作异常。该加锁机制在输入钥匙正确的情况下,通过反熔丝结构的引入可以使电路永远处于解锁状态,克服了基于PUF的钥匙的可靠性不足的问题。另一方面,该锁结构仅仅与时序器件的工作模式有关,因此,并没有给原始设计的时序造成任何负面影响。在钥匙机制中,PUF用于给每块芯片产生独一无二的ID。基于PUF的钥匙,在公钥作用下,钥匙在芯片中通过非对称加密算法进行加密,加密的数据将反馈给设计者。设计者根据其所掌握的私钥对加密数据进行解密生成解锁芯片的钥匙。然后将钥匙传给代工厂对芯片进

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基于扫描链设计的老化芯片检测技术研究

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作者：徐志超哈尔滨工业大学

学位级别：硕士

电子产业已成为全球假冒产品市场的主要目标。电子产品应用在整个社会的方方面面,由于电子设备的需求量非常大,没有一个产品设计厂家会从头到尾设计和生产所需要的全部组件,所以使用现成的分立的芯片已经变得很普遍。全球化使我们能够... 详细信息

电子产业已成为全球假冒产品市场的主要目标。电子产品应用在整个社会的方方面面,由于电子设备的需求量非常大,没有一个产品设计厂家会从头到尾设计和生产所需要的全部组件,所以使用现成的分立的芯片已经变得很普遍。全球化使我们能够从世界上任何一个生产商那里购买我们想要的组件,但是由于越来越多的人使用不可信的第三方集成电路设计制造厂商的产品,以及供应链的多重环节冗长而且复杂,使得集成电路非常容易受到各种形式的假冒,最主要的包括以下几种类型:回收、过量生产、克隆和篡改等。据报道,如今的供应链中,超过80%的假冒电子部件被翻新并再次投入市场,这种伪造方式因为低廉的成本和巨大的利润空间而受到人们的关注。这已经成为现代电子设备中的一个严重问题,它们不仅会导致使用的可靠性变差、寿命变短,甚至会导致系统和平台的瘫痪,严重的影响了我们的安全。另一方面,如果电子组件在翻新过程中被攻击者植入恶意病毒,这将对我国的命脉工业,如航空、航空航天、医疗、军事和基础设施等造成不可预测的重大损失。通过检测芯片的翻新与否,可以及时避免此问题,与此同时用户可以在已知电路是老化电路而且来源安全的情况下,对它的老化程度进行监测,可以保证在它老化程度过高之前就更换,从而避免电路发生影响用户使用的严重故障。因此,不管社会经济发展的角度上看还是从个人和国家安全的角度来看,检测翻新的电路板,钻研出可以判断电路使用时间的技术具有十分重大意义。目前针对翻新集成电路的检测和避免措施大致可分为四类。首先,有几种物理和电气测试方法。在实际应用中,可采用黑盒试验、扫描电子显微镜、扫描声学显微镜、X射线、X荧光成像、傅里叶变换红外光谱等方法来识别回收和标记的集成电路中存在的缺陷和异常。然而,由于过多的测试时间、测试成本、较低的检测能力和缺乏自动化,这些测试的实现存在严重的限制。第其次,DNA标记在商业上可用于提供电子零件的可追溯性。它允许用户和设计者在整个供应链中跟踪它们。然而,DNA标记的缺陷引起了人们对它们在防伪中的适用性的严重担忧,因为在快速验证的情况下,是通过观察特定光线下的标记的荧光信息来检测的,但是伪造者可以用其他材料来代替它,而且详细的DNA验证需要大量的时间成本,这是非常不经济的。第三种方法是基于数据的分析建模来检测芯片的老化情况。由于在芯片老化后,阈值电压等参数将会漂移,一些研究者建议在电路老化前后提取一些参数的变化,以进行分析和建模,从而对未知芯片进行主动检测。然而,随着工艺变化的增加,全新的芯片(IC)和回收的IC的参数分布的重叠面积会扩大,只有当电气参数在训练集之外时,这些方法才成功,因此它无法检测出使用时间很短的回收IC。第四种方法为研究者提出的用于检测老化的嵌入式传感器。第一种是基于冗余警告单元的传感器,其机理是用一个嵌入的传感电路来累积电路的老化效应,同时还要在电路中设置一个与上述电路结构完全相同的参考电路,用来记录传感电路的初始情况,通过将两个电路的效应值进行比较,得出芯片的使用年龄。第二种老化传感器是基于一次性可编程反熔丝存储器实时记录电路使用时间的传感器。这种传感器相对于基于冗余警告单元的传感器的优势是这种方案不受IC的制造技术的影响,因为它靠不间断的记录芯片时钟的周期数来实现翻新芯片监测。但是这种方案需要始终增加存储器的面积,而且计数器只是单纯的累计时间,对温度和电压噪声等加快老化的效应不敏感,因此它不能准确反映芯片的真实老化程度。目前已有的翻新检测研究都是针对于芯片和可编程逻辑器件的,而对于印制电路板(PCB)级整体的翻新检测还没有明确的研究方案。据我们所知,我们是最先把翻新检测技术应用在PCB板级水平的。我们提出基于边界扫描链结构(BSA)的路径延迟信息来识别翻新的印制电路板。边界扫描链结构是一种目前已被大多数电路板所采用的可测试设计(DFT)结构。全新的电路板的边界扫描链路径延迟信息可以在这些电路板的制造测试期间生成,并存储在防篡改内存中,以便将来识别翻新的电路板时使用。由于负/正偏置温度不稳定性(NBTI/PBTI)和热载流子注入(HCI)等老化效应的影响,回收的电路板的路径延迟信息将大于全新的延迟信息。对于正在进行身份验证的PCB,路径延迟越大,它是翻新板的概率就越大。因此我们利用这个机理,提出了翻新PCB的检测机制:首先,在注册阶段,首先获得大量的全新PCB板和使用不同天数的PCB板的边界扫描链的延迟时间,并且把全新的延迟时间和对应位置信息登记在板内防篡改的存储器中,通过大量的数据对比和分析,找出边界扫描链延迟时间变化最快(而且不会产生波动的)位置作为判断翻新PCB的阈值。其次,在检测阶段,首先对于待测PCB,在存储器中提取出已存的延迟信息,再把现在的延迟时间测出来,如果延迟时间的变化率大于注册阶段的阈值,则将其判断为翻新PCB。本实验是基于HSPI

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基于PUF的PCB认证技术研究

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作者：张玥熙哈尔滨工业大学

学位级别：硕士

随着半导体行业的不断发展,电子产品已经广泛应用于人们的日常生活当中。这些电子产品是由印刷电路板(PCB)、集成电路(IC)和内存等组成,其中PCB是绝大多数电子产品的基础和核心组件。由于PCB形状、尺寸及材料的灵活性,使得PCB能够在各... 详细信息

随着半导体行业的不断发展,电子产品已经广泛应用于人们的日常生活当中。这些电子产品是由印刷电路板(PCB)、集成电路(IC)和内存等组成,其中PCB是绝大多数电子产品的基础和核心组件。由于PCB形状、尺寸及材料的灵活性,使得PCB能够在各种场景中发挥作用,其使用几乎涵盖了每个行业。然而在全球化的趋势下,PCB与IC的设计、制造与测试相互分离,导致假冒电子产品越来越多,PCB的非法复制和过度生产等问题越来越严重。这些假冒PCB不仅造成大量的经济损失,同时其质量很差,容易导致早期故障、性能下降和其他的潜在危害。更严重时,假冒的PCB中往往带有恶意插入的硬件木马,会导致敏感信息的丢失,当这些PCB被应用于国防设备中,可能对国家的安全造成巨大的威胁。因此,如何有效的保护PCB的安全性是一个亟待解决的问题。目前现有的PCB认证方案可分为使用内部和外部签名来认证。内部签名主要通过测量痕迹的阻抗、测量路径延迟、测量电容的变化以及测量表面图案的变化等方法来产生。这些方法利用PCB制造过程中产生的工艺偏差来得到PCB的签名。在注册阶段,将这些签名存储在数据库中,在认证阶段,将PCB产生的签名与存储在数据库中的签名进行对比,以此来验证PCB的真实性。然而,这些方法大多需要使用自动化测试夹具和探针等专用仪器,实施困难,且不易自动化,实用性不强。物理不可克隆函数(PUF)作为一种安全原语,在多种认证方案中得到了广泛的应用。PUF利用结构和设计参数完全相同的单元电路之间存在的微小工艺偏差,通过输入相同的激励生成一组独特的输出响应,称为激励-响应对(CRPs),这些响应具有唯一性、随机性和不可克隆性,可以作为芯片及PCB的独一无二的签名。基于PUF的认证方案中,在注册阶段,将PUF产生的CRPs连同嵌入PUF的物理系统的身份信息一起被存储在数据库中;在认证阶段,验证者从数据库中选择一个CRP,供给当前的系统来激励不可克隆函数,将得到的响应与数据库中存储的响应进行对比。若该响应足够接近存储的数据,则认证成功。现有的PUF生成方案可以分为存储型PUF和延迟型PUF。存储型PUF由对称的电路结构构成,利用设计单元参数的不匹配现象,通过观察存储单元的稳定状态得到随机且唯一的响应。延迟型PUF通常由信号在对称路径上的传输延迟来产生输出响应。这些PUF都利用芯片内部的变化产生,能够提供较高的安全性,但相应的需要更高的成本。同时基于PUF的认证设计大多都是针对芯片的认证,只能证明单个芯片的真实性,而无法认证整个PCB。针对PCB的仿冒问题,结合PUF响应的优点,本文提出一种利用电路板上的电阻阻值差异实现的PCB上的PUF设计方案。电阻是PCB上最常见的器件之一,具有成本低廉、应用广泛、可靠性和稳定性高的特点。在生产制造的过程中,由于不可避免的制造工艺偏差,同样标称值的电阻器的阻值存在一定程度的偏差,可以用来生成PUF响应。该方案中,利用分压法测量电阻的阻值,利用一个参考电阻和一个待测电阻串联,测量两电阻中间固定位置的电压作为输出值来生成PUF响应。每个结构单元中用两个参考电阻和两个待测电阻,将两个待测电阻上的分压分别输入电压比较器的正负输入端,利用电压比较器将模拟电压信号转换为数字信号0或1,从而得到1位的PUF响应。此方案中使用的电阻阻值不是必须固定的,只需保证参考电阻与待测电阻阻值相同即可实现。例如,要生成32比特的PUF响应,可以选择32个100Ω的电阻和2个100Ω的参考电阻得到16比特PUF响应,而其余比特的PUF响应可以使用200Ω或其他阻值的电阻实现。这些电阻可以复用,在认证模式下作为PUF生成电路产生响应,在正常使用时实现其他功能。同理电压比较器也可以复用。因此对于整体设计来说,该方案产生的面积开销很小。通过电路仿真及实验测量,选择LM393型号的电压比较器,利用阻值为100Ω、200Ω和1kΩ的电阻进行试验,设计4x16的PUF电路,利用Aultim Designer软件设计相应的印刷电路板,得到PUF生成电路的硬件实物。利用Altera公司的Cyclone-4 FPGA开发板实现PUF响应的自动化提取。设计信息提取电路,利用排针和杜邦线将设计得到的PCB板与FPGA相连接,通过UART串口将PUF响应传送到PC端,并对100组64-bit的PUF响应进行收集和测试。信息提取电路在每个待测电阻下接一个NMOS晶体管,通过行列的移位寄存器控制NMOS管的通断,从而实现对每个待测电阻的扫描,每次扫描得到一位PUF响应。对于生成的PUF响应,通常通过测试其独特性、唯一性、可重复性和可靠性等安全指标来判断其性能的好坏。通过测试得到的100组64-bit数据,计算出该方案生成的PUF的独特性达到49.81%,与理想值50%很接近。利用美国国家标准与技术研究院(N

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